SU1411773A1 - Устройство дл исследовани графов - Google Patents
Устройство дл исследовани графов Download PDFInfo
- Publication number
- SU1411773A1 SU1411773A1 SU874211038A SU4211038A SU1411773A1 SU 1411773 A1 SU1411773 A1 SU 1411773A1 SU 874211038 A SU874211038 A SU 874211038A SU 4211038 A SU4211038 A SU 4211038A SU 1411773 A1 SU1411773 A1 SU 1411773A1
- Authority
- SU
- USSR - Soviet Union
- Prior art keywords
- input
- output
- group
- counter
- matrix
- Prior art date
Links
Landscapes
- Management, Administration, Business Operations System, And Electronic Commerce (AREA)
Abstract
Изобретение относитс к вычислительной технике и может быть применено дл исследовани достижимости вершин графа при .решении задач, допускающих теоретико-графовое представление . Целью изобретени вл етс расширение функциональных возможностей устройства за счет определени матриц ограниченных достижмостей исследуемого графа. Устройство содер
Description
Sin.
(Л
с
оо
жит генератор тактовых импульсов 1, элементы 2 И, 3 НЕ, 4 И, матрицу моделей дуг 5 из элемента 6 И и триггеров 7,8j дешифратор 9, счетчик 10, выходы которого подключены к входам дешифратора 9, соединенного выходами с первыми входами элементов 4 И, элементы задержки 13, триггеры 14, регистр 15 реверсивный счетчик 16, информационные входы которого подключены к выходам регистра 15. Информаци о топологии графа заноситс в триггеры 7 моделей дуг 5, а значение числа ограничени достижимости - в регистр 15. При работе устройства происходит преобразование исходной информации в матрицу ограниченной достижимости с заданным числом ограничени , котора заноситс в триггеры 8 моделей дуг 5. 1 ил.
t
Изобретение относитс к вычислительной технике и может быть использовано дл исследовани достижимости вершин графа, а также дл автоматизированного решени задач обработки информации, допускающих теоретико- графовое представление.
Цель изобретени - расширение функциональных возможностей устройства за счет определени матриц ограниченных достижимостей исследуемого графа. На чертеже приведен пример реали-. зации структурной схемы устройства.
Устройство содержит генератор 1 тактовых импульсов, элемент И 2, эле- |мент НЕ 3, группу из п элементов И 4 |матрицу из п X п моделей 5; дуГрКаж- |да из которых состоит из элемента |И 6, первого 7 и второго 8 триг- IrepoB, дешифратор 9, счетчик 10, |выход 11 признака окончани работы Устройства, группу из п элементов ИЛИ 12j, группу из п элементов 13,- задержки , группу из п триггеров 14|, регистр 15, реверсивный счетчик 16, фор- йирователь 17 импульсов, элемент 18 йадержки, вход 19 признака ограгаче- йи достижимости устройства, вход 20 Начальной установки устройства и вход .21 пуска устройства. . Устройство работает следующим об- ,
В исходном состо нии сигнал Пуск 21 отсутствует, что блокирует прохож- (ение импульсов с генератора 1 через г|лементы И 2, на выходе которого присутствует логический О, блокирую- работу триггеров 14 и элементов И 6 моделей 5 дуг, счетчик 10 обнулен сигналом 20 начальной;установки, на
выходах дешифратора 9 с первого по (п+1)-й сигналы логического О, блокирующие прохождение сигналов разрешений записи к вторым триггерам 8
моделей 5 дуг, состо ние триггеров 14 и реверсивного счетчика 16 - произвольное .
Исходна информаци о топологии исследуемого графа заноситс в виде
матрицы смежности в триггеры 7 моделей 5 дуг через информационные входы устройства, значение числа R ограничени достижимости заноситс через входы 19 в регистр 15 по сигналу 20
начальной установки, одновременно ус- танавливаютс в О счетчик 10, после чего устройство готово к работе.
При подаче на выход 11 сигнала Пуск, уровн логической 1, импульсы с генератора 1 через элемент И 2, открытый по третьему входу логической 1 с выхода элемента НЕ 3, начинают поступать к реверсивному счетчику 16, который переполн етс и на его выходе отрицательного переполнени по вл етс сигнал логической 1, обеспечивающей выработку формировате- , лем 17 сигнала обнулени триггеров 14, по которому также осуществл етс
перезапись содержимого регистра 15 в реверсивный счетчик 16 и изменение содержимого счетчика 10 на +1. После этого устройством отрабатываетс цикл, содержащий п шагов по числу
строк матрицы достижимостей.
На каждом j-oM шаге осуществл етс формирование j-и строки матрицы достижимостей (j 1,п) следующим обра
зом.
3МП773
После (j-l)-ro шага содержимое счетчика 10 равно j-1, а j-ый шаг начинаетс с его увеличени на единицу сигналом с выхода элемента 18 задержки с одновременным обнулением триггеров 14 и перезаписью кода числа ограничени достижимости с регистра 15 в реверсивный счетчик 16. Обнуление tpиггepoв 14 обеспечивает наличие логического О на выходах всех элементов И 6 моделей 5 дуг. Состо ние счетчика 10 преобразуетс дешифратором 9 в унитарный код вида 0(,0,...
j- j j - « +4 J номер вь1- хода дешифратора 9. 1 с j-ro выхода дешифратора 9 поступает через элемент ИЛИ 12j на информационный вход
10
лом огра1тчени достижимости R, т.е. Р k,j U ..,v{k, , что соответствует строке J матрицы ограниченной достижимости исследуемого графа . По вление (п+1)-го тактового сигнала вызывает отрицательное переполнение реверсивного счетчика 16, сигнал отрицательного переполнени со счетчика 16 через формирователь 17 и элемент И 4,- обеспечивает прохождение сигнала разрешени записи к вторым триггерам 8 строки j матрицы моделей дуг, в которых занесена информаци 15 с выходов триггеров 14, представл ю- ща собой строку j матрицы ограниченной достижимости. Сигнал с формировател 17, задержанный элементом 18 задержки на врем , необходимое дл
обнуление триггеров 14, перезапись содержимого регистра 15 в реверсивный счетчик 16 и изменение состо ни
IK с на выходе только тех элементов И
6- моделей 5- дуг, у которых соотJK
триггера 14j и по первому на данном
шаге сигналу с генератора 1 тактовых 20 занесени информации во вторые триг- импульсов записываетс в триггер I4j , геры 8 моделей 5 дуг, обеспечивает в остальные триггеры 14( первоначально переписываетс О с выходов элементов ИЛИ 120 (1 1,п, 1 / j), поскольку на входах этих элементов при-25 счетчика 10 на j + 1. После этого уст- сутствуют только О с выходов дешиф- ройством отрабатываетс (3+1)-й шаг, ратора 9 и выходов элементов И 6 но- по окончании которого сформулирована делей 5 дуг. 1 с выхода триггера(j + D-H строка матрицы ограниченной
14, задержанна элементом 13j задерж- достижимости графа и так до окойчани ки на врем окончани тактового им- i. 30 шага п, когда сформирована последн пульса с генератора 1, поступает кстрока матрицы достижимости ограниэлементам И 6j (k 1,n) и по вл ет- ченной числом R. Переход счетчика 10
в состо ние п-И вызывает по вление логической f на (п+1)-м выходе дев етствующие им первые триггеры 7 мо- шифратора 9, котора после инвертиро- делей дуг содержат 1. Множествовани в элементе НЕ 3 обеспечивает
1 в исследуемом гра-блокировку прохождени импульсов с
фе соответствует индексам вершин дос- генератора 1 через элемент И 2, а тижимых из вершины j с числом дости-также служит сигналом 11 окончани
4Q работы устройства. По этому сигналу с входа устройства снимаетс сигнал 21 Пуск и устройство после занесени новой информации о значении числа 12 ограничени достижимости или но1 записываетс д вой исходной информации о топологии в эти триггеры и аналогичным об- исследуемого графа готово к следую- разом сформировано множество j «J | лЬ щему циклу работы по определению матфиксируемое установкой в длительное
единичное состо ние триггеров 14(, где 1 k, и kj|, а - индексы JQ вершин достижимых из вершины j с числом достижимости, равным двум. Уставка триггеров 14|г осуществл етс в момент по влени следующего тактово-
жимости, равным единице. Сигналы с выходов элементов И б.- поступают к соответствующим триггерам 14, через элементы ИЛИ 12 . По следующему сигналу с генератора 1 тактовых импульсов логическа
рицы ограниченной достижимости дл данного исследуемого графа.
Claims (1)
- Формула изобретениУстройство дл исследовани графов , содержащее генератор тактовыхго сигнала и так до по влени (R+1)-импульсов, элемент И, элемент НЕ,го тактового сигнала, когда в единич- группу из п элементов И, матрицу мо- ное состо ние установлены триггерыделей дуг из п х п элементов И (п - число вершин графа), дешифратор и счетчик, выходы которого соединены с.14 . Р - индексы вершин достижимых в исследуемо графе из вершины с числом огра1тчени достижимости R, т.е. Р k,j U ..,v{k, , что соответствует строке J матрицы ограниченной достижимости исследуемого графа . По вление (п+1)-го тактового сигнала вызывает отрицательное переполнение реверсивного счетчика 16, сигнал отрицательного переполнени со счетчика 16 через формирователь 17 и элемент И 4,- обеспечивает прохождение сигнала разрешени записи к вторым триггерам 8 строки j матрицы моделей дуг, в которых занесена информаци с выходов триггеров 14, представл ю- ща собой строку j матрицы ограниченной достижимости. Сигнал с формировател 17, задержанный элементом 18 задержки на врем , необходимое длобнуление триггеров 14, перезапись содержимого регистра 15 в реверсивный счетчик 16 и изменение состо низанесени информации во вторые триг- геры 8 моделей 5 дуг, обеспечивает счетчика 10 на j + 1. После этого уст- ройством отрабатываетс (3+1)-й шаг, по окончании которого сформулирована (j + D-H строка матрицы ограниченнойрицы ограниченной достижимости дл данного исследуемого графа.Формула изобретениУстройство дл исследовани графов , содержащее генератор тактовыхгруппу из п элементов И, матрицу мо-делей дуг из п х п элементов И (п - число вершин графа), дешифратор и счетчик, выходы которого соединены с51411773оответствующими информационными вхоте не ре ме си мЪ вс 10 го до го ко вс 15 ки вы вы ма 20 гр вх гр со 25 тр И сч чи пи 30 вх ва ге ин хо ос ри ус ра усдами дешифратора, первый вход элемента И вл етс входом пуска устройства , второй вход элемента И соединен с выходом генератора тактовых импульсов , третий вход элемента И соединен с выходом элемента НЕ, вход которогхз соединен с (п+1)-м выходом дешифратора , отличающеес тем, чтОр с целью расширени функциональных возможностей устройства за счет определени матриц ограниченных достижимостей исследуемого гра:фа, в него введены группа из п элементов ИЛИ, группа из п элементов задержки , группа из п триггеров, регистр , реверсивный счетчик, формирователь импульсов, и элемент задержки причем кажда модель дуги матрицы содержит первый и второй триггеры, выход элемента задержки соединён с входами установки в ноль всех триггеров группы, с счетным входом счетчика и с входом разрешени записи реверсивного счетчика, информационные входы которого соединены с соответствующими выходами регистра, информационные входы которого вл ютс входом признака ограничени достижимости устройства, выход дешифратора (J 1,п) соединен с (п+1)-м входом j-ro элемента ШШ группы и с первым входом j-rp элемента И группы, второй вход которого соединен с вторыми входами всех элементов И группы, с входом i-ro элемента задержки (i 1,п, i J) и с выходом формировател импульсов, вход которого соединен с выходом признака пе зепопнени реверсивногооСчетчика, выход j-ro элемента И группы соединен с входами синхронизацт и всех вторых триггеров мЪделей дуг i-й строки матрицы (1 1,п, i j), входы установки в 1 всех вторых триггеров моделей дуг j- го столбца матрицы соединены с выходом j-ro триггера группы и входом j- го элемента задержки группы, выход которого соединен с первым входом всех элементов И моделей дуг i-й стро- 5 ки матрицы, второй вход элемента И i,j-й модели дуги матрицы соединен с выходом первого триггера этой модели, выход элемента И i,j-й модели дуги матрицы соединен с i-м входом (i 0 ) j-ro (j 1,n) элемента ИЛИ группы, выход которого соединен с входом установки в 1 j-ro триггера группы, вход синхронизации которого соединен с входами синхронизации всех 5 триггеров группы, с выходом элемента И и с счетным входом реверсивного счетчика, вход установки в О счетчика соединен с входом разрешени записи информации регистра и вл етс 0 входом начальной установки устройства , входы установки в 1 первых триггеров моделей дуг матрицы вл ютс информационным входом устройства, вы- ходы вторых триггеров моделей дуг мат- с рицы вл ютс информационным выходом устройства, (п+1)-й выход дешифратора вл етс выходом окончани работы устройства.
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
SU874211038A SU1411773A1 (ru) | 1987-03-18 | 1987-03-18 | Устройство дл исследовани графов |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
SU874211038A SU1411773A1 (ru) | 1987-03-18 | 1987-03-18 | Устройство дл исследовани графов |
Publications (1)
Publication Number | Publication Date |
---|---|
SU1411773A1 true SU1411773A1 (ru) | 1988-07-23 |
Family
ID=21291178
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
SU874211038A SU1411773A1 (ru) | 1987-03-18 | 1987-03-18 | Устройство дл исследовани графов |
Country Status (1)
Country | Link |
---|---|
SU (1) | SU1411773A1 (ru) |
-
1987
- 1987-03-18 SU SU874211038A patent/SU1411773A1/ru active
Non-Patent Citations (1)
Title |
---|
Авторское свидетельство СССР № 1218392, кл. G 06 F 15/20, 1986. Авторское свидетельство СССР № 1174937, кл. G 06 F 15/20. 1985. * |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
SU1411773A1 (ru) | Устройство дл исследовани графов | |
SU1695283A1 (ru) | Управл емый N-разр дный распределитель импульсов | |
SU418860A1 (ru) | ||
SU758498A1 (ru) | Формирователь длительности импульсов | |
SU1499450A1 (ru) | Устройство задержки серий импульсов | |
SU1397936A2 (ru) | Устройство дл перебора сочетаний | |
SU824208A1 (ru) | Устройство дл определени разностидВуХ п-РАзР дНыХ чиСЕл | |
SU938274A1 (ru) | Устройство дл ввода информации | |
SU1659984A1 (ru) | Устройство дл ситуационного управлени сложными объектами | |
SU1513622A1 (ru) | Преобразователь кода во временной интервал | |
SU1339579A1 (ru) | Устройство дл моделировани конечного узла графа | |
SU807219A1 (ru) | Устройство дл программногоупРАВлЕНи Об'ЕКТАМи | |
SU1529444A1 (ru) | Двоичный счетчик | |
SU1094138A1 (ru) | Формирователь серий импульсов | |
SU1061128A1 (ru) | Устройство дл ввода-вывода информации | |
SU1275461A1 (ru) | Устройство дл моделировани систем массового обслуживани | |
SU875608A1 (ru) | Устройство программируемой задержки импульсов | |
SU1589263A1 (ru) | Устройство дл ввода информации | |
SU1525885A1 (ru) | Формирователь импульсов | |
SU1529421A1 (ru) | Формирователь импульсной последовательности | |
SU708367A1 (ru) | Устройство дл моделировани сетевых графиков | |
SU1376075A1 (ru) | Устройство дл ввода информации от двухпозиционных датчиков | |
SU1179325A1 (ru) | Генератор последовательностей случайных чисел | |
SU411628A1 (ru) | ||
SU763970A1 (ru) | Буферное запоминающее устройство |