SU1388861A1 - Устройство дл расширени диапазона в системе остаточных классов - Google Patents

Устройство дл расширени диапазона в системе остаточных классов Download PDF

Info

Publication number
SU1388861A1
SU1388861A1 SU864152719A SU4152719A SU1388861A1 SU 1388861 A1 SU1388861 A1 SU 1388861A1 SU 864152719 A SU864152719 A SU 864152719A SU 4152719 A SU4152719 A SU 4152719A SU 1388861 A1 SU1388861 A1 SU 1388861A1
Authority
SU
USSR - Soviet Union
Prior art keywords
group
inputs
modular
subtractors
outputs
Prior art date
Application number
SU864152719A
Other languages
English (en)
Inventor
Израиль Яковлевич Акушский
Сергей Арнольдович Инютин
Алькен Нурмагамбетович Казангапов
Original Assignee
Институт математики и механики АН КазССР
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Институт математики и механики АН КазССР filed Critical Институт математики и механики АН КазССР
Priority to SU864152719A priority Critical patent/SU1388861A1/ru
Application granted granted Critical
Publication of SU1388861A1 publication Critical patent/SU1388861A1/ru

Links

Landscapes

  • Image Processing (AREA)

Abstract

Изобретение относитс  к вычислительной технике, а точнее к устройствам процессоров специализированной вычислительной техники с непозиционным представлением информации. Изобретение предназначено дл  выполнени  одной из основных операций модул рной арифметики - операции расширени  диапазона. Целью изобретени   вл етс  сокращение аппаратурных затрат . Поставленна  цель достигаетс  тем, что устройство дл  расширени  диапазона в системе остаточных классов , содержащее модульные вычитатели 3, л группу преобразователей 6 пр мого кода в дополнительный код, содержит модульные вычитатели 3|,г , и блок 5 пам ти с соответствую- 1 ил., 1 табл. - п- щими св з ми. i (Л

Description

.4
DO
эо эо
Эб 3d
W
6
I1388861
Изобретение относитс  к специализированной вычислительной технике и ожет быть использовано в цифровых процессорах дл  выполнени  вычислений в коде системы остаточных классов.
Целью изобретени   вл етс  сокраение аппаратурных затрат.
На чертеже представлена схема устройства дл  расширени  диапазона в ю Системе остаточных классов.
Устройство содержит группу инфорационных входов 1 устройства, группу выходов 2 устройства, модульные вы- читатели 3,-3„., , группу тактовых j входов 4 устройства, блок 5 пам ти, группу преобразователей 6 пр мого ко- да в дополнительный код.
Модульные вычитатели 3,-3, выполнены накапливающими.20
Блок 5 пам ти дл  первона-чальньк оснований 3, 5, 7 и 11 и дополнительных оснований 13 и 17 имеет следующую кодировку (см, таблицу).
На тактовые входы 4 группы устрой- 25 ства подаетс  последовательность из п импульсов со сдвигом между ними, определ емым .врем.енем срабатывани  модульного вычитател  3 и блока 5 пам ти, 30
В основу работы устройства положен следующий алгоритм.
Пусть взаимно простые числа
м
, 2.
(1)
основани  системы остаточных классов (сок), Тогда целое число А однозначно представл етс  совокупностью неотрицательных вычетов
А (л;, ,oi.
йп ).
(2)
где А oi; (mod А ,) , i „ 1, 2, , , ,,,
n, Ае (0,9 ,П Р; ) . Под расширением диапазона понимаетс  получение числа А в расширенной системе
п к
(3)
в виде записи
А (oi, ,
0.,,
)
(4)
и нужно определить вычеты .|
ч Oi rt,
Число А можно представить следующим образом:
MiJ-;
А Ц
(5)
где М ;, У;
минимальные числа, которые  вл ютс  наименьшими из чисел вида М;, i (О, О, .,,,у; ,
Jn -
В дальнейшем предполагаем, что минимальные числа представлены в системе (3):
М;, у; (О, о, ..,, О, У;
«yn ifh+t (6)
Дл  получени  из числа (2) число вида (4) в представлении (2) дополним нул ми последние к разр дов
А (ci,
Л,
о, ,,.,0),-(7)
Минимальные числа в заданной системе оснований всегда посто нны, поэтому всегда заранее можно составить таблицу. Теперь, последовательно вычита  числа (6) из (7), получим
А, А -. М, ,oi, (О, OL
( t - + K-
оЛ
А„-, - М„
., о.л , , ,,
(О, о,
;.к).
Образу  формальную разность, получим А А - А „,
Устройство работает следующим образом ,
Первьй вычет с входов 1 устройства поступает на первый адресный вход
блока 5 пам ти, остальные вычеты поступают с входов 1 устройства на входы уменьшаемых вычитателей 3,-Зп., где запоминаютс . Из блока 5 пам ти по значению первого вычета (см, таблицу ) происходит выбор соответствующего минимального числа М,, oi| , значение которого с второй группы выходов блока 5 пам ти поступает на входы вычитаемых модульных вычитателей 3,-3f,, , Одновременно вычеты минимального числа по основани м, на которые производитс  расширение, с первой группы выходов блока 5 пам ти
поступают в соответствующие преобразователи 6. С входов 1 устройства снимаютс  значени  первоначальных вычетов. В модульных вычитател х вычисл етс  значение Л,. На первый тактовый вход 4 группы устройства подаетс  импульс, по которому значение с выхода модульного вычитател  3, поступает на второй адресный вход блока 5 пам ти. Из блока 5 пам ти выбираетс  значение , поступающее на входы вычитаемых модульных вычитателей ,, , где образуетс  значение А, и на информационные входы преобразователей 6. Описанный процесс продолжаетс  по получени  значени  А. Затем по импульсу с последнего тактового входа 4 группы уст- р.ойства сформированные значени  oL п+( .. ., ei П4.К выдаютс  с выходов преобразователей 6 на выходы 2 группы устройства.

Claims (1)

  1. Формула изобретени 
    Устройство дл  расширени  диапазона в системе остаточных классов, содержащее п-3 (п - количество первоначальных оснований) модульных вычитател  и группу преобразователей пр мого кода в дополнительный код,
    0
    5
    причем выходы преобразователей пр мого кода в дополнительный код группы  вл ютс  группой выходов устройства, отличающеес  тем, что, с целью сокращени  аппаратурных затрат, оно содержит блок пам ти, (п-2)-й и (п-1)-й модульные вычитатели, причем информационные входы группы с второго по п-й устройства соединены соответственно с входами уменьшаемых модульных вычитателей с первого по (п-1)-й, первый информационный вход группы устройства и выходы модульных вычитателей с первого по (п-1)-й соединены соответственно с адресными входами группы блока пам ти, выходы первой группы которого соединены с информационными входами соответствующих преобразователей пр мого кода в дополнительньш код группы, выходы второй группы блока пам ти соединены с входами вычитаемых соответствующих модульных вычитателей с первого 5 по (п-1)-й, входы разрешени  вьщачи разности которых соединены соответственно с тактовыми входами группы, кроме последнего, устройства, последний тактовый вход группы которого соединен с входами разрешени  выдачи результата преобразователей пр мого кода в дополнительный код группы.
    0
    0
    Продолжение таблицы
SU864152719A 1986-11-28 1986-11-28 Устройство дл расширени диапазона в системе остаточных классов SU1388861A1 (ru)

Priority Applications (1)

Application Number Priority Date Filing Date Title
SU864152719A SU1388861A1 (ru) 1986-11-28 1986-11-28 Устройство дл расширени диапазона в системе остаточных классов

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
SU864152719A SU1388861A1 (ru) 1986-11-28 1986-11-28 Устройство дл расширени диапазона в системе остаточных классов

Publications (1)

Publication Number Publication Date
SU1388861A1 true SU1388861A1 (ru) 1988-04-15

Family

ID=21269600

Family Applications (1)

Application Number Title Priority Date Filing Date
SU864152719A SU1388861A1 (ru) 1986-11-28 1986-11-28 Устройство дл расширени диапазона в системе остаточных классов

Country Status (1)

Country Link
SU (1) SU1388861A1 (ru)

Non-Patent Citations (1)

* Cited by examiner, † Cited by third party
Title
Авторское свидетельство СССР № 1259495, кл. G 06 F 7/72, Н 03 М 7/18, 1984. Авторское свидетельство СССР № 1282134, кл. G 06 F 7/72, Н 03 М 7/18, 1985. *

Similar Documents

Publication Publication Date Title
SU1388861A1 (ru) Устройство дл расширени диапазона в системе остаточных классов
SU966864A1 (ru) Устройство дл формировани сдвинутых копий псевдослучайной последовательности
SU1202014A1 (ru) Цифровой генератор синусоидальных сигналов
SU1647890A1 (ru) Декадное счетное устройство
RU2022332C1 (ru) Генератор дискретных ортогональных сигналов
SU1438016A1 (ru) Цифровой частотный манипул тор
SU1091209A1 (ru) Устройство дл сжати информации
SU433512A1 (ru)
SU1418696A1 (ru) Устройство дл реализации булевых функций
SU1381715A1 (ru) Дельта-кодер
SU690493A1 (ru) Преобразователь "врем -веро тность
RU2013001C1 (ru) Преобразователь код-напряжение
JP3425163B2 (ja) 乱数生成装置
SU661733A1 (ru) Устройство дл формировани ортогональных последовательностей
SU1170463A1 (ru) Оптимальный фильтр
SU1529402A1 (ru) Цифровой синтезатор частот
SU1711333A1 (ru) Устройство дл формировани многофазных сигналов
SU957209A1 (ru) Устройство дл извлечени квадратного корн
SU1603360A1 (ru) Генератор систем базисных функций Аристова
SU1367153A1 (ru) Делитель частоты с дробным коэффициентом делени
SU1388999A1 (ru) Генератор тестовых последовательностей
JPH05327427A (ja) ランダムパルス生成装置及びランダムパルス生成方法
SU711695A1 (ru) Система св зи с адаптивной дельта- модул цией
SU1709291A1 (ru) Генератор согласованных систем дискретных базисных функций Аристова
SU1487154A1 (ru) Генератор кодовых последовательностей