SU1363192A1 - Суммирующе-вычитающее устройство - Google Patents
Суммирующе-вычитающее устройство Download PDFInfo
- Publication number
- SU1363192A1 SU1363192A1 SU864095579A SU4095579A SU1363192A1 SU 1363192 A1 SU1363192 A1 SU 1363192A1 SU 864095579 A SU864095579 A SU 864095579A SU 4095579 A SU4095579 A SU 4095579A SU 1363192 A1 SU1363192 A1 SU 1363192A1
- Authority
- SU
- USSR - Soviet Union
- Prior art keywords
- input
- bus
- output
- equality
- majority
- Prior art date
Links
Landscapes
- Complex Calculations (AREA)
Abstract
Изобретение относитс к вычислительной технике и может использоватьс при проектировании цифровых интегUi Ч Мг 5 ft-;7 Иъ В ральных микросхем и электронных вычислительных машино Цель изобретени - упрощение устройства„ Устройство со- держит элементы РАВНОЗНАЧНОСТИ 1, 2 и мажоритарный элемент 3. На шины 5, 6, 9 входных сигналов подаютс пр мые и инверсные коды операндов в зависимости от вьтоли емой операции На шину 8 поступает входной переносг заем. На выходах элемента РАВНОЗНАЧНОСТЬ 2 и мажоритарного элемента 3 (шины 7,9) формируютс сигналы суммы-разности и выходного переноса- заема, 1 ил. 5 табл. Si 00 о: со .ff Pi ю
Description
Изобретение относитс к вычислительной технике и может использоватьс при проектировании цифровых интегральных микросхем и электронных вы- числительных машин„
Цель изобретени - упрощение устройства
На чертеже представлена функциональна схема устройства
Устройство содержит элементы РАВНОЗНАЧНОСТЬ 1 и 2 и мажоритарный элемент 3, входы элемента РАВНОЗНАЧНОСТЬ 1 подключены к шинам А и 5 первого
лов.
и. и второго и,
входных сигнаа выход его - к первому входу элемента РАВНОЗНАЧНОСТЬ 2, выход которого соединен с шиной 6 выхода суммы-разности S; устройства, второй вход элемента РАВНОЗНАЧНОСТЬ 2 подключен к шине 7 входного переноса- заема Р и входу мажоритарного элемента 3, другие входы которого подключены соответственно к шинам 5 и 8 второго Uj и третьего U, входных сигналов устройства, а выход подключен к шине 9 выходного переноса-зае- ма устройства,
Схема устройства работает следующим образом
На входы 4 и 8 коммутируетс пр мой или инверсный код первого операнда (А;), а на вход 5 - пр мой или инверсный код второго операнда (В;) в зависимости от выполн емой операции. В результате на выходе элемента РАВНОЗНАЧНОСТЬ 2 формируетс значение суммы-разности (S ), а на выходе мажоритарного элемента 3 - значение сигнала выходного переноса- заема (Р. ),
Функци мажоритарного элемента 3 описываетс формулой
М аЬ + с(а + Ь),
где а,Ь,с - входы мажоритарного элемента„
Работа устройства иллюстрируетс таблицей о
Продолткение таблицы
5 Д 4. П
15
При реализации двоичного сумматора на шинах 4,5 и 8 следует зафиксировать значени А:, В
При реа
лизации двоичногр сумматора-вычита- тел сигнал А; на третий вход мажоритарного элемента 3 должен подаватьс через управл емый инвертор (беэ инверсии - при сложении, с инверсией - при вычитании)о
Дл реализации многоразр дного устройства (а также четвертичных, восьмеричных, ТоД суммирующе-вычи- тающих устройств) необходимое количество описанных двоичных суммиру- юще-вычитающих устройств следует объединить цепью переноса (шину 9 предыдущего разр да соединить с шиной 7 последующего разр да)о
Claims (1)
- Формула изобретениСуммирующе-вычитающее устройство содержащее два элемента РАВНОЗНАЧНОСТЬ , причем выход первого элементаРАВНОЗНАЧНОСТЬ соединен с первым входом второго элемента РАВНОЗНАЧНОСТЬ, выход которого соединен с шиной выхода суммы-разности устройства, отличающеес тем, что, сс целью упрощени , оно содержит мажо- ритарньш элемент, первый вход первого элемента РАВНОЗНАЧНОСТЬ подключен к шине первого входного сигнала устройства , а его второй вход - к пер- вому входу мажоритарного элемента и шине второго входного сигнала устройства , вторые входы второго элемента РАВНОЗНАЧНОСТЬ и мажоритарного элемента подключены к шине входного перено- са-заема ус трЬйства, третий вход мажоритарного элемента подключен к шине третьего входного сигнала устройства, а его выход - к шине выходного пере- носа-заема устройства.05
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
SU864095579A SU1363192A1 (ru) | 1986-07-25 | 1986-07-25 | Суммирующе-вычитающее устройство |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
SU864095579A SU1363192A1 (ru) | 1986-07-25 | 1986-07-25 | Суммирующе-вычитающее устройство |
Publications (1)
Publication Number | Publication Date |
---|---|
SU1363192A1 true SU1363192A1 (ru) | 1987-12-30 |
Family
ID=21248274
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
SU864095579A SU1363192A1 (ru) | 1986-07-25 | 1986-07-25 | Суммирующе-вычитающее устройство |
Country Status (1)
Country | Link |
---|---|
SU (1) | SU1363192A1 (ru) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
RU2709653C1 (ru) * | 2019-03-11 | 2019-12-19 | федеральное государственное бюджетное образовательное учреждение высшего образования "Ульяновский государственный технический университет" | Двоичный вычитатель |
-
1986
- 1986-07-25 SU SU864095579A patent/SU1363192A1/ru active
Non-Patent Citations (1)
Title |
---|
Патент US № 3646332, кл. 235- 176, оиублиКо 1972. Авторское свидетельство СССР № 667967, кло Q 06 F 7/50, 1977 * |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
RU2709653C1 (ru) * | 2019-03-11 | 2019-12-19 | федеральное государственное бюджетное образовательное учреждение высшего образования "Ульяновский государственный технический университет" | Двоичный вычитатель |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
US4785421A (en) | Normalizing circuit | |
JP3249110B2 (ja) | デジタル乗算器回路及びデジタル乗算器一累算器回路 | |
GB1531919A (en) | Arithmetic units | |
GB2359677A (en) | A Booth array multiplier with low-noise and low power transfer of "drop-off" bits | |
SU1363192A1 (ru) | Суммирующе-вычитающее устройство | |
KR870009595A (ko) | 직렬-비트 2의 보수 디지탈 신호 처리 장치 | |
JPS54159831A (en) | Adder and subtractor for numbers different in data length using counter circuit | |
US4471455A (en) | Carry-forming unit | |
JPS5478926A (en) | Digital set circuit | |
JPS5748141A (en) | Address conversion system | |
SU607216A1 (ru) | Устройство дл вычитани дес тичных чисел | |
SU1667054A1 (ru) | Сумматор-умножитель по модулю три | |
SU1019441A1 (ru) | Двоично-дес тичный сумматор | |
SU662942A1 (ru) | Арифметическое устройство с условными суммами и контролем | |
SU1589270A1 (ru) | Устройство дл суммировани двух чисел с плавающей зап той | |
SU1485233A1 (ru) | Устройство для умножения | |
SU1288691A1 (ru) | Сумматор-вычитатель | |
SU1413624A1 (ru) | Арифметическое устройство с переменной длиной операндов | |
SU1206771A2 (ru) | Устройство дл сложени в избыточной восьмеричной системе счислени | |
SU1305666A1 (ru) | Устройство дл умножени | |
SU1711150A1 (ru) | Устройство дл вычислени обратной величины | |
SU1136153A1 (ru) | Устройство дл вычислени функции @ = @ + @ | |
SU775730A1 (ru) | Устройство дл преобразовани пр мого кода в дополнительный | |
SU1372321A1 (ru) | Устройство дл приближенного вычислени обратной величины ненормализованных чисел с плавающей зап той | |
RU2020744C1 (ru) | Универсальный параллельный счетчик по модулю m - дешифратор количества единиц в n-разрядном двоичном коде |