SU1288691A1 - Сумматор-вычитатель - Google Patents
Сумматор-вычитатель Download PDFInfo
- Publication number
- SU1288691A1 SU1288691A1 SU843829714A SU3829714A SU1288691A1 SU 1288691 A1 SU1288691 A1 SU 1288691A1 SU 843829714 A SU843829714 A SU 843829714A SU 3829714 A SU3829714 A SU 3829714A SU 1288691 A1 SU1288691 A1 SU 1288691A1
- Authority
- SU
- USSR - Soviet Union
- Prior art keywords
- output
- equivalence
- input
- bus
- inputs
- Prior art date
Links
Landscapes
- Bus Control (AREA)
Abstract
Изобретение относитс к области автоматики и вычислительной техники и может быть использовано дл суммировани (вычитани ) двух двухразр д- ных двоичных чисел с учетом переноса (заема). Цель изобретени - упрощение - схемы устройства. Устройство содержит элементы РАВНОЗНАЧНОСТЬ 5,6,7,9 и 10. Дл достижени цели в устройство введены новые св зи. 1 табл., 1 ил. (Л с ю 00 00 а :о
Description
Изобретение относитс к вычисли- тельной технике и предназначено дл суммировани (вычитани ) двух двоич- ных чисел с учетом переноса (заема).
Целью изобретени вл етс упро- щение устройства.
На чертеже представлена схема предложенного сумматора-вычитател ,
Сумматор-вычитатель содержит шину ,1 переноса, шины 2 и 3 первого и втоIporo операндовJ управл ющую шину 4, первый и второй входы первого элемента 5 равнозначности соединены ветственно с шинами 2 и 4 а выход подключен к первому входу второго элемента 6 равнозначности, второй и тре- тий входы которого соединены соответственно с шинами 1 и 4, а выход подключен к первому входу третьего элемента 7 равнозначности, выход которого соединен с выходом 8 переноса (заема) устройства, а второй вход подключен к выходу элемента, первый и второй входь четвертого элемента 9 равнозначности соединены соответственно с шинами 2 и 3, а выход подключен к первому входу п того элемента 10 равнозначности, второй вход которого соединен с шиной 1, а выход подключен к выходу 11 суммы (разности) устройства . из элементов равнозначности выполнен на транзисторах с эмит терно-бдзовыми св з ми.
Сумматор-вычитатель функционирует следующим образом,
При подаче на шину 4 управл ющего сигнала Константа-0 устройство реализует функцию сложени двух двоичных чисел с учетом переноса согласно таблице. При подаче на шину 4 управ- л ющего сигнала Константа-1 устройство реализу ет функции вычитани двух двоичных чисел с учетом заема согласно таблицы. Информационные переменные подаютс на шины 1-3, при этом через врем , определ емое глубиной схемы (ЗТ, гдеf -задержка на одном элементе схемы), на выходах 8 и 11 устройства реализуют функции сложе
0101010101010101 0011001 1001 lOOl l
ни (вычитани ). Например, при подаче на шины 1-3 кода 11110, на шину
4- Константы-0 на выходе элемента
5получают сигнал Константа-0, на выходе элемента 6 - сигнал Константа-0 , на выходе элемента 7 - сигнал Константа-1, на выходе элемента
9 - сигнал Константа-0, на выходе элемента 10 - сигнал Константа-1. Следовательно, на выходах 8 и 11 устройства получают код 11, что соответствует таблице истинности дл операции сложени . Аналогично устройство работает и на других наборах, как при выполнении операции сложени , так и операции вычитани .
0
, 5
30
Claims (1)
- Формула изобретениСумматор-вычитатель, содержащий шину переноса (заема), первый элемент равнозначности, первый и второй входы которого соединены соответственно с шиной первого операнда и шиной управлени , а выход подключен к первому входу второго элемента равнозначности , выход которого соединен с первым входом третьего элемента равнозначности, выход которого подключен к выходу переноса (заема) устройства, первый и второй входы четвертого элемента равнозначности соединены соответственно с шинами первого и второго операндов, а выход подключен к первому входу п того элемента равнозначности, выход которого соединен с выходом суммы (разности) устройства, отлич, ающийс тем, что, с целью упрощени устройства , выход первого элемента равнозначности соединен с вторым входом третьего элемента равнозначности, шина переноса (заема) подключена к вторым входам второго и п того элементов равнозначности, а шина второго операнда подключена к третьему входу второго элемента равнозначности .Редактор О.ГоловачСоставитель А,Янов Техред В. КадарЗаказ 7809/47 Тираж 694 . Подписное ВНИИПИ Государственного комитета СССРпо делам изобретений и открытий 113035, Москва, Ж-35, Раушска наб., д. 4/5---- ------ -Производственно-полиграфическое предпри тие, г.Ужгород, ул.Проектна , 4Продолжение таблицыКорректор В.Бут га
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
SU843829714A SU1288691A1 (ru) | 1984-12-25 | 1984-12-25 | Сумматор-вычитатель |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
SU843829714A SU1288691A1 (ru) | 1984-12-25 | 1984-12-25 | Сумматор-вычитатель |
Publications (1)
Publication Number | Publication Date |
---|---|
SU1288691A1 true SU1288691A1 (ru) | 1987-02-07 |
Family
ID=21153252
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
SU843829714A SU1288691A1 (ru) | 1984-12-25 | 1984-12-25 | Сумматор-вычитатель |
Country Status (1)
Country | Link |
---|---|
SU (1) | SU1288691A1 (ru) |
-
1984
- 1984-12-25 SU SU843829714A patent/SU1288691A1/ru active
Non-Patent Citations (1)
Title |
---|
Авторское свидетельство СССР № 667967, кл. G 06 F 7/50, 1977. Авторское свидетельство СССР № 1005036, кл. G 06 F 7/50, 1981. * |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
US4785421A (en) | Normalizing circuit | |
US4071905A (en) | Full adder/subtractor circuit employing exclusive OR logic | |
US4761760A (en) | Digital adder-subtracter with tentative result correction circuit | |
AU589982B2 (en) | Circuitry for complementing binary numbers | |
JPH0746312B2 (ja) | 2進減算段 | |
SU1288691A1 (ru) | Сумматор-вычитатель | |
KR870009595A (ko) | 직렬-비트 2의 보수 디지탈 신호 처리 장치 | |
JPH0477931B2 (ru) | ||
US4733365A (en) | Logic arithmetic circuit | |
US4254471A (en) | Binary adder circuit | |
EP0224656A3 (en) | Cmos technique multistage carry ripple adder with two types of adder cells | |
SU1363192A1 (ru) | Суммирующе-вычитающее устройство | |
SU1208549A1 (ru) | Универсальна логическа чейка | |
SU1251070A1 (ru) | Сумматор-вычитатель | |
SU1193666A1 (ru) | Устройство дл формировани знака результата последовательного сложени | |
SU1221650A1 (ru) | Устройство дл определени экстремумов функций | |
SU1247861A1 (ru) | Устройство дл нормализации избыточных кодов | |
SU1297036A1 (ru) | Устройство дл алгебраического вычитани | |
SU572785A1 (ru) | Суммирующее устройство дл сложени двух -разр дных чисел | |
SU1334145A2 (ru) | Цифровой интегратор | |
US5357456A (en) | Arithmetic circuit | |
SU1425674A1 (ru) | Контролируемое арифметическое устройство | |
SU1290298A1 (ru) | Арифметическое устройство | |
SU1327092A1 (ru) | Комбинационный сумматор | |
SU1603377A1 (ru) | Двоичный последовательный сумматор |