SU1343424A1 - Устройство дл быстрого действительного преобразовани Хартли-Фурье - Google Patents

Abstract

Изобретение относитс  к области цифровой вычислительной техники и может быть использовано в системах и устройствах цифровой обработки сигналов ДЛЯ преобразовани  временной последовательности действительных отсчетов сигналов в частотную и обратно- частотной последовательности во временную . Цель изобретени  - упрощение устройства. Поставленна  цель сл со 4 СО i(ik ю 4

Description

достигаетс  за счет того, что в состав устройства вход т блок синхронизации 1, счетчик адреса 8, блок посто нной пам ти 3, счетчик адреса 4, входной регистр 5, регистр констант 6, входной регистр 7, блок пам ти 8, умножитель 9, сумматор 10, умножи1

Изобретение относитс  к цифровой вычислительной технике и может быть использовано в системах и устройствах цифровой обработки информации дл  преобразовани  временной последовательности действительных отсчетов входного сигнала в частотную и обратно-частотной последовательности во временную.

Целью Изобретени   вл етс  упрощение устройства за счет использовани  алгоритма преобразовани  Хартли-Фурье .

На фиг.1 показана струкстурна  схема устройства; на фиг.2 - граф алгоритма Хартли-Фурье дл  размерности массива данных. N 16,

Устройство содержит блок 1 синхронизации , счетчик 2 адреса, блок 3 посто нной пам ти, счетчик 4 адреса, входной регистр 5, регистр 6 конс- .TaHTj входной регистр 7, блок 8 оперативной пам ти, умножитель 9, сумматор 10, умножитель 11, промежуточный регистр 12, коммутаторы 13 и 14, сумматор 15, умножитель 16, коммута.- торы 17 и 18, сумматор 19 и имеет информационньш вход 20 и информационный выход 21.

Выполнение гармонического преобразовани  включает четьфе этапа: ввод исходной информации,, вычисление коэффициентов Хартли, преобразование коэсЬФициентов Хартли в коэффициенты Фурье, вывод результатов преобразовани  ,

На этапе ввода используютс  только .блок ,1 синхронизации, счетчик 4 адреса, блок 8 оперативной пам ти и коммутатор 18.

По сигналу с вьшода блока I синхронизации на управл ющий вход коммутатора 18 последний производит под343424

тель 11, регистр 12, коммутаторы 13, и,- сумматор 15, умножитель 16, коммутаторы 17, 18, сумматор 19, инфор-- мационные вход 20 и выход 21 устройства и введены сбответствую- щие св зи между узлами устройства . 2 ил.

ключение входа 20 к входу блока 8 оперативной пам ти. Счетчик 4 адреса формирует и последовательно передает на вход блока 8 оперативной пам ти двоично-инверсную последовательность адресов, по которой в последний записываетс  исходна  информаци  и тем самым выполн етс  шаг R преобразовани  в соответствии с графом на фиг.2. Этап вычислени  коэффициентов

Хартли включает в себ  два вида процедур . Перва  процедура не содержит операций.умножени  и реализуетс  при выполнении первых двух шагов алгорит

ма преобразовани  Хартли и на последних подшагах (подшагах ) его последующих шагов.

Блок 1 синхронизации по своему выходу дает сигнал, по которому счетчик 4 адреса последовательно формирует пару адресов операндов, участвующих в данный момент в преобразовании . Первый операнд, считанный из блока 8 оперативной пам ти по адресу из счетчика 4 адреса, по сигналу с выхода блока 1 синхронизации записываетс  в входной регистр 5, а второй операнд по сигналу с выхода блока 1 синхронизации - в входной регистр 7 .

С выхода входного регистра 5 первый операнд поступает на вход сумматора 15 и через коммутатор 17, управл емый с выхода блока 1 синхронизации, на вход сумматора 19. Второй операнд

с выхода входного регистра 7 через коммутаторы 13 и 14, управл е1 1е с выхода блока 1 синхронизации, поступают на сумматоры 15 и 19 соответственно . Управл ющий сигнал по выходу

блока 1 синхронизации задает на сумматоре 15 выполнение операции сложени . Сумматор 19 посто нно работает в режиме вычитани  из операнда, пос

тупающего на один его вход, операнда по другому входу. Результат суммировани  с выхода сумматора 15 через коммутатор 18, управл емый по выходу блока 1 синхронизации, поступает в блок 8 оперативной пам ти и фиксиру- ,етс  в нем по адресу первого из считанной пары операндов. Результат вы- :читани  из сумматора 19 записываетс  в блоке 8 оперативной пам ти на место второго операнда. Адреса записи поступают с выхода счетчика 4 адреса Затем из блока 8 оперативной пам ти производитс  считывание в входные регистры 5 и 7 очередных операндов и процедура обработки повтор етс .

Втора  процедура содержит операции умножени  на тригонометрические коэффициенты и реализуетс  на всех шагах алгоритма, исключа  первые два и последний. Здесь по сигналу с выхода блока 1 синхронизации счетчик 4 адреса задает в блок 8 оперативной пам ти код, по которому из него по сигналу .с выхода блока 1 синхронизации считываетс  первый операнд и фиксируетс  в входном регистре 5 по сигналу с выхода блока 1 синхронизации . Одновременно по сигналу с выхода блока 1 синхронизации счетчик 2 адреса формирует и подает на блок 3 посто нной пам ти код требуемого тригонометрического коэффициента. Значение коэффициента считываетс  из блока 3 посто нной пам ти и фиксируетс  в регистре 6 констант по сигналу с выхода блока 1 синхронизации. Длина слова блока 3 посто нной пам ти и, соответственно, длина регистра 6 констант в два раза превьшают длину слова остальных блоков устройства При этом в первой части слов, считываемых из блока 3 посто нной пам ти и хранимых в регистре 6 констант, содержатс  значени  тангенсов, которые передаютс  в качестве сомножителей на умножители 9 и 16, а во второй половине - значени  синусов, которые поступают на вход первого сомножител  умножител  11.

В умножителе 9 происходит перемножение операнда, поступающего с выхода входного регистра 5, на тригонометрический коэффициент, приход щий с выхода регистра 6 констант, и результат передаетс  на вход суммато ра 10. На другой вход сумматора 10 поступает значение второго операнда с

5

0

5

0

5

0

5

0

5

выхода входного регистра 7, которое было записано в последний из блока 8 оперативной пам ти по сигналу с выхода блока 1 синхронизации. Адрес второго операнда задаетс  в блок 8 оперативной пам ти из счетчика 4 адреса по сигналу с выхода блока 1 синхронизации . Сумматор 10 вьтолн ет сложение значений, поступивших на его вы- ходы, результат передаетс  на вход умножител  11 и на промежуточный регистр 12, где он фиксируетс  по сигналу с выхода блока 1 синхронизации.

На вход умножител  11 поступает значение синусного коэффициента с выхода регистра 6 констант, произведение передаетс  на вход коммутатора 13 и по сигналу с выхода блока 1 синхронизации поступает на вход сумматора 15, на другом входе которого имеетс  код операнда с выхода входного регистра 5. С выхода блока 1 синхронизации на управл ющий вход сумматора 15 поступает сигнал, задающий в нем выполнение вычитани  операнда по первому входу из операнда по второму входу. Результат операции передаетс  на входы коммутатора 18 и умножител  16. По сигналу с выхода блока I синхронизации коммутатор 18 передает поступивщее на его вход значение в блок 8 оперативной пам ти, где оно по сигналу с выхода блока i синхронизации записываетс  на место считанного первым операнда, адрес которого задаетс  счетчиком 4 адреса по команде с выхода блока 1 синхронизации.

На вход умножител  16 с выхода регистра 6 констант поступает зйачение тангенсного коэффициента. Получаемое на выходе умножител  16 произведение через коммутатор 17, управл емый сигналом с выхода блока 1 синхронизации, подаетс  на вход сумматора 19, на другой вход которого с выхода промежуточного регистра 12 через коммутатор 14, управл емый с выхода блока 1 синхронизации, поступает значение второго операнда. Результат вычитани  с выхода сумматора 19 подаетс  через коммутатор 18 в блок 8 оперативной пам ти и фиксируетс  в нем по сигналу с выхода блока 1 синхронизации по адресу второго из считанной пары операндов, задаваемому счетчиком 4 адреса по сигналу с выхода блока 1 синхронизации. Таким образом, если исходную, считанную из блока 1

оперативной пам ти, пару опера1адов обозначить X и у, то получаемые в результате выполнени  операций зна чени  а и Ь, записываемые в блок 1 оперативной пам ти, определ ютс 

а (х tpc//2 + у) sine/- х;

Ь- (х tp, + у) - (х tg(y /2 + у) sincY- yj tgof-yz

(дл  массива данных размерности отсчетами х и у могут  вл тьс , например, х, и х| соответственно, а- значени ми а и b и х) .

В тех случа х, когда на выполн емом подшаге алгоритма не требуетс 

математических действий над операндами , они не считываютс  из блока 1 оперативной пам ти и никаких операций в устройстве не выполн етс ,.

На последнем шаге алгоритма выпол н етс  преобразование коэффициентов Хартли в коэффициенты Фурье, которое содержит операции сложени , вычитани  и делени  на два. Реализаци  сложени  выполн етс  сумматором 15, вычитани  - сумматором 19, делени  - коммутатором 18.

По сигналу с выхода блока 1 синхронизации счетчик 4 адреса формирует код адреса коэффициента Хартли, по которому из блока 8 оперативной пам ти по сигналу с выхода блока 1 синхронизации считываетс  операнд и по сигналу с выхода блока 1 синхронизации записываетс  в входной регистр . 2, Затем по сигналам блока 1 синхронизации из блока 8 оперативной пам ти извлекаетс  второй операвд (коэффициент Хартли) и записываетс  в,. входной регистр 4. С вьпсода последнего через коммутаторы 13 и 14, управл емые с выхода блока 1 синхронизации , значение поступает на входы сумматоров 15 и 19 соответственно. На другие входы указанных сумматоров с выхода входного регистра 5 поступает значение первого операнда (дл  сумматора 19 через коммутатор 17,

управл емый с выхода блока 1 си1-гхро- низации). Результаты суммировани  в сумматоре 15 и вычитани  в сумматоре 19 занос тс  в блок 8 оперативной пам ти по адресам считанныхоперандов через коммутатор 18, управ- л eIv ый с выхода блока 1 синхронизации , причем в коммутаторе 18 ос:/щест вл етс , кроме того, деление на два

43424

путем сдвига кодов передаваемых чисел- на один разр д вправо.

На этапе вывода результатов используютс  только блок 1 синхронизации , счетчик 4 адреса и блок 8 оперативной пам ти, подключенный к выходу 21, По сигналам с выхода блока 1 синхронизации счетчик 4 адреса формиру- 10 ет и передает на блок 8 оперативной пам ти последовательность кодов адресов , по которым с последнего считываютс  на выход 21 значени  коэффици- ентов преобразовани .

15

Claims (1)

1. Формула изобретени 

   Устройство дл  быстрого действительного преобразовани  Хартли 20 Фурье, содержащее блок синхронизации, регистр, первый и второй счетчики адреса , блок посто нной пам ти, блок пам ти, первьщ и второй входные регистры , регистр константы, три сум25 матера и три умножител , причем первый выход блока синхронизации подключен к счетному входу первого счетчика адреса, информационный выход которого подключен к адресному входу бло30 ка посто нной пам ти, выход которого подключен к информационному входу ре- гистра константы, первый выход которого подключен к первому входу первого умножител , второй вход кото- ос рого соединен с информационным входом регистра и подключен к выходу первого сумматора, первый вход которого подключен к выходу второго умножител , первый вход которого соеди40 нен с первым входом третьего умножител  и подключен к второму выходу регистра константы, тактовый вход которого подключен к второму выходу блока синхронизации, третий выход

   45 которого подключен к тактовому входу первого входного регистра, выход которого подключен к второму входу второго умножител  и первому входу второго сумматора, выход которого под5Q ключен к второму входу третьего умножител , четвертый выход блока синхронизации подключен к тактовому входу второго входного регистра, выход которого подключен к второму входу перgg вого сумматора, тактовый вход регистра и вход синхронизации второго сумматора подключены соответственно к . п тому и шестому выходам блока синхронизации , седьмой и восьмой выходь

   71

   которого подключены соответственно к входу управлени  записью-считьгоанибм блока пам ти и счетному входу второго счетчика адреса, информационный выход которого подключен к адресному входу блока пам ти, выход которого подключен к информационным входам первого и второго входных регистров и  вл етс  информационным выходом устройства, отличающеес  тем, что, с целью упрощени , оно содержит четыре коммутатора, причем выход второго входного регистра подключен к первым информационным входам первого и второго коммутаторов, выходы которых подключены соответственно к второму входу второго сумматора , первому входу третьего сумматора , выходы которых подключены соот ветственно к первому и второму инфор мационным входам третьего коммутато 434248

   ра, выход которого подключен к информационному входу блока пам ти, второй вход третьего сумматора подключен к выходу четвертого коммутатора, первый и второй информационные входы которого подключень соответственно к выходам третьего умножител  и первого входного регистра, выходы перво- 10 го умножител  и регистра подключены к вторым информационным входам соответственно первого и второго коммутаторов , управл ющие входы которых соединены с управл ющим входом четверто- 15 го коммутатора и подключены к дев тому выходу блока синхронизации, дес тый выход которого подключен к управл ющему входу третьего коммутатора , третий информацион- 20 ный вход которого  вл етс  информационным входом устройства .

   л/г/

   Редактор И.Николайчук

   Составитель А.Баранов

   Техред М.Дидык Корректор С.Черни

   Заказ 4825/50Тираж 672Подписное

   ВНИИПИ Государственного комитета СССР

   по делам изобретений и открытий 113035, Москва, Ж-35, Раушска  наб., д. 4/5

   Производственно-полиграфическое предпри тие, г. Ужгород, ул. Проектна , 4