SU1298897A1 - Устройство дл контрол последовательности импульсов - Google Patents

Устройство дл контрол последовательности импульсов Download PDF

Info

Publication number
SU1298897A1
SU1298897A1 SU853965454A SU3965454A SU1298897A1 SU 1298897 A1 SU1298897 A1 SU 1298897A1 SU 853965454 A SU853965454 A SU 853965454A SU 3965454 A SU3965454 A SU 3965454A SU 1298897 A1 SU1298897 A1 SU 1298897A1
Authority
SU
USSR - Soviet Union
Prior art keywords
input
output
trigger
level signal
sequence
Prior art date
Application number
SU853965454A
Other languages
English (en)
Inventor
Вячеслав Иванович Кленов
Евгений Михайлович Белов
Original Assignee
Предприятие П/Я Г-4149
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Предприятие П/Я Г-4149 filed Critical Предприятие П/Я Г-4149
Priority to SU853965454A priority Critical patent/SU1298897A1/ru
Application granted granted Critical
Publication of SU1298897A1 publication Critical patent/SU1298897A1/ru

Links

Landscapes

  • Bus Control (AREA)

Abstract

Изобретение относитс  к импульсной и вычислительной технике и может быть использовано дл  контрол  последовательности импульсов. Цель изобретени  - повышение достоверности контрол  последовательности импульсов . Устройство содержит злемент ШШ-НЕ 1, триггер 2, элемент И 4, запоминающий элемент 5. Дл  достижени  поставленной цели в устройство введен триггер 3. 2 ил. |to X) оо 00 (X) Фиг.

Description

11
Изобретение относитс  к импульсной и вычислительной технике и предназначено дл  контрол  последовательности импульсов.
Цель изобретени  - повышение достоверности контрол  последовательности импульсов путем введени  новых конструктивных признаков, позвол ющих надежно фиксировать наложение импульсов входных последовательностей .
На фиг.1 показана схема устройства; на фиг.2-временные диаграммы.
Устройство содержит злемент ИЛИ-Н I, три ггеры 2 и 3, элемент И А, за- .поминающий элемент 5, входные шины 6 и 7, выходную шину 8.
На фиг.2 обозначены временные диаграммы 9-14 сигналов соответственно на шинах 6 и 7 и на выходе эле1«1вн- та И 4.
Первый, второй входы и выход элемента ИЛИ-НЕ I (фиг.1) соединены соответственно с входными шинами 6 и 7 и со счетным входом триггера 2, счетный вход которого соединен со счетным входом триггера 3, входа установки в о триггеров 2 и 3 соединены с входными шинами 6 и 7, инверсные выходы триггеров 2 и 3 - соответственно с первым и вторым входами элемента И 4, выход которого соединен с входом запоминаюш;его элемента 5, выход которого соединен с выходной шиной 8.
В исходном состо нии триггеры 2 и 3 установлены в состо ние, когда на их инверсных выходах формируютс  сигналы высокого уровн , которые поступают на входы элемента И 4, с выхода которого сигнал высокого уровн  поступает на вход запоминающего элемента 5, что сигнализирует об отсутствии на шинах 6 и 7 устройства входных импульсных последовательностей .
На входах установки в О тригг е ров 2 и 3 будут сигналы высокого уровн ,.а на счетных входах - сигналы низкого уровн .
Когда на шине 6 устройства по - . в тс ) сигналы первой последовательности импульсов в виде сигнала низкого уровн , то триггер 2 останетс  в исходном состо нии, а триггер 3 изменит свое состо ние. Снимаемый с инверсного выхода триггера 3 сигнал низкого уровн  поступит на вход эле
5
0
5
0
5
0
5
0
5
мента И 4. Таким образом, на входах элемента И 4 будут сигналы разного уровн  и, следовательно, на его выходе будет сигнал низкого уровн , который поступит на вход элемента 5, сигнализиру  о том, что на шину 6 поступила перва  последовательность импульсов.
При поступлении на шину 7 второй последовательности импульсов в виде сигнала низкого уровн  триггера 3 установитс  по установочному входу в исходное состо ние и на его инверсном выходе по витс  сигнал высокого уровн , а триггер 2 по счетному входу установитс  в состо ние, когда на его инверсном выходе будет сигнал низкого уровн . Таким образом, на входах элемента И 4 будут сигналы разного уровн  и, следовательно, на его выходе будет сигнал низкого уровн , который поступит на вход элемента 5, сигнализиру  о том, что обе последовательности соответствуют одна другой.
Таким образом, при нормальной работе устройства при поступлении первой последовательности импульсов триггер 2 устанавливаетс  в состо ние , когда на его инверсном выходе будет сигнал высокого уровн , а тригер 3 - когда на его инверсном выходе - сигнал низкого уровн , при поступлении второй последовательности импульсов триггер 3 установитс  в состо ние, когда на его инверсном выходе будет сигнал высокого уровн , а триггер 2 - когда на инверсном его выходе будет сигнал низкого уровн . Поэтому на входах элемента И 4 всегда будут сигналы разного уровн , а на его выходе - сигнал низкого уровн . Сигнал низкого уровн  с выхода элемента И 4 поступает на вход элемента 5 и сигнализирует о том, что в контролируемых последовательност х импульсов нет сбоев.
Если устройство Находитс  в исходном состо нии и на шине 6 устройства не по витс  сигнал первой последовательности импульсов, то после прихода сигналов второй последовательности триггер 3 останетс  в исходном состо нии и на его инверсном выходе будет сигнал высокого уровн , а триггер 2 будет р1аботать в счетном режиме и на его инверсном выходе
по витс  сигнал высокого и низкого уровней.
При совпадении сигналов высокого уровн  на входах элемента И 4 на его выходе будет периодически по вл ть- с  сигналы высокого уровн , сигйали- зиру  о том, что отсутствует перва  последовательность импульсов на шине 6 устройства.
Допустим, что в первой последова- тельности произошел пропуск одного импульса. Тогда (после прохождени  последнего импульса во второй последовательности перед пропуском импульса в первой последовательности) триггер 2 находитс  в состо нии, когда на его инверсном выходе будет сигнал высокого уровн . С приходом следующего импульса на шине 7 устройства триггер 3 сохранит свое соето ние , а триггер 2 изменит свое состо ние и на его инверсном выходе установитс  сигнал высокого уровн . Таким образом, на входах элемента И 4 будут сигналы высокого уровн . На выходе элемента И 4 - также сигнал высокого уровн . Такое положение сохран етс  до прихода следующего импульса в первой последовательности С приходом этого импульса триггер 2 сохранит свое состо ние, а триггер 3 изменит, и на его инверсном выходе установитс  сигнал низкого уровн . На входах элемента И 4 установ тс  сигналы разного уровн  а на его вы- ходе - сигнал низкого уровн .По вление сигнала высокого уровн  на выходе элемента И 4 сигнализирует о том;
что произошла потер  одного импульса в последовательности, поступающей на шину 6 устройства. Далее работа устройства восстанавливаетс .
Устройство работает аналогично и в случае пропадани  сигналов по шине 7 устройства.
В случае поступлени  по шинам 6 и 7 перекрывающихс  импульсов триггеры 2 и 3 перейдут в нулевые состо ни  и на выходе элемента И 4 по витс  сигнал высокого уровн , который сигнализирует об ошибке.

Claims (1)

  1. Формула изобретени
    Устройство дл  контрол  последовательности импульсов, содержащее первый триггер, элемент И, запоминающий элемент и элемент ИЛИ-НЕ, первый, второй входы и выход которого соединены соответственно с первой, второй входными шинами и со счетным входом первого триггера, инверст 1й выход которого соединен с первым входом элемента И, отличающее с  тем, что, с целью повышени  достоверности контрол , в него введен второй триггер, счетный вход, вход установки в о и инверсный выход которого соединены соответственно с выходом элемента КЛИ-НЕ, с второй входной шиной и с вторым входом элемента И, выход которого соединен с входом запоминающего элеме йта, -перва  входна  шина соединена со входом установки в О первого триггера.
    vj
    АЭ
SU853965454A 1985-10-17 1985-10-17 Устройство дл контрол последовательности импульсов SU1298897A1 (ru)

Priority Applications (1)

Application Number Priority Date Filing Date Title
SU853965454A SU1298897A1 (ru) 1985-10-17 1985-10-17 Устройство дл контрол последовательности импульсов

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
SU853965454A SU1298897A1 (ru) 1985-10-17 1985-10-17 Устройство дл контрол последовательности импульсов

Publications (1)

Publication Number Publication Date
SU1298897A1 true SU1298897A1 (ru) 1987-03-23

Family

ID=21201457

Family Applications (1)

Application Number Title Priority Date Filing Date
SU853965454A SU1298897A1 (ru) 1985-10-17 1985-10-17 Устройство дл контрол последовательности импульсов

Country Status (1)

Country Link
SU (1) SU1298897A1 (ru)

Non-Patent Citations (1)

* Cited by examiner, † Cited by third party
Title
Авторское свидетельство СССР № 869052, кл. Н 03 К 21/34, 1978. Авторское свидетельство СССР № 1175030, кл.Н 03 К 21/40, 1984. *

Similar Documents

Publication Publication Date Title
SU1298897A1 (ru) Устройство дл контрол последовательности импульсов
JPS60199247A (ja) フレ−ムの同期方式
SU1223232A1 (ru) Устройство дл контрол двух импульсных последовательностей
SU1275447A2 (ru) Устройство дл контрол источника последовательности импульсов
SU1596460A1 (ru) След щий аналого-цифровой преобразователь
SU1676076A1 (ru) Устройство дл контрол серий импульсов
SU1059550A1 (ru) Устройство дл поиска неисправностей
SU1256092A1 (ru) Устройство дл контрол синхронизма воспроизведенных сигналов
SU1679504A1 (ru) Устройство дл проверки контактов клавиатуры
SU1277117A1 (ru) Устройство дл фиксации неустойчивых сбоев
SU1298750A1 (ru) Устройство дл обнаружени сост заний в синхронизируемых дискретных блоках
SU1264206A1 (ru) Устройство коммутации дл систем многоканального контрол и управлени
SU1474655A2 (ru) Устройство дл контрол времени выполнени программы
SU1383217A2 (ru) Устройство дл измерени отношени частот двух сигналов
SU1307404A1 (ru) Устройство дл бесконтактного измерени импульсного тока
SU1474651A1 (ru) Устройство дл контрол последовательности сигналов
SU1525885A1 (ru) Формирователь импульсов
SU1721813A1 (ru) Устройство дл формировани импульсов
SU1495985A2 (ru) Устройство дл контрол последовательности чередовани импульсных сигналов
JPS56111352A (en) Word-synchronous detection system
US4041248A (en) Tone detection synchronizer
SU1175030A1 (ru) Устройство дл контрол последовательности импульсов
SU1283769A1 (ru) Устройство дл контрол логических блоков
SU1621050A1 (ru) Устройство дл контрол монтажа
SU869052A1 (ru) Устройство дл контрол последовательности импульсов