SU1474651A1 - Устройство дл контрол последовательности сигналов - Google Patents

Abstract

Изобретение относитс  к области вычислительной техники и может быть использовано дл  контрол  выполнени  операций в устройствах управлени  и сопр жени . Отличительной особенностью устройства  вл етс  то, что оно, кроме обнаружени  факта нарушени  заданного пор дка следовани  импульсов, позвол ет определить вход, по которому пришел импульс, нарушивший пор док следовани . Целью изобретени   вл етс  сокращение оборудовани . Поставленна  цель достигаетс  введением второго коммутационного пол  и соответствующих св зей. 2 ил.

Description

Изобретение относитс  к вычислительной технике и может быть использовано дл  контрол  выполнени  операций в устройствах управлени  и сопр жени .

Целью изобретени   вл етс  сокращение оборудовани .

На фиг. 1 представлена функциональна  схема устройства; на фиг.2 - схема коммутационного пол .

Устройство содержит регистр 1, первое коммутационное поле 2, группу элементов 3 запрета, группу триггеров 4, второе коммутационное поле 5, входы 6 контролируемых последовательностей , выходы 7 ошибок и вход 8 начальной установки. Позици ми 9-16 обозначены входы и выходы коммутационного пол .

Устройство работает следующим образом .

В исходном положении регистр 1 и триггеры 4 группы установлены в нулевое состо ние сигналом по входу 8

начальной установки. Контролируемые последовательности сигналов подаютс  на соответствующие входы регистра 1, в котором в заданной последовательности устанавливаютс  в единичное состо ние триггеры соответствующих разр дов. Потенциальные сигналы с выходов срабатывающих триггеров регистра 1 подаютс  на входы первого коммутационного пол . В последнем предварительно установлено однозначное соответствие между очередностью поступлени  входных сигналов и номерами выходов, а именно: выход 10 соответствует сигналу, поступающему первым, выход 12 - сигналу поступающему вторым , и т.д.

Первое коммутационное поле 2 может быть выполнено по схеме (фиг. 2), содержащей клеммы 9-16 входных и выходных цепей, между которыми устанавливаютс  перемычки, соответствующие заданной очередности поступлени  контролируемых последовательностей

6 &

сд

,

сигналов. Схема, по которой выполн етс  второе коммутационное поле 5, аналогична схеме дл  первого. Отличи состоит в том, что в ней отсутствуют клеммы 9 и 10 иа кроме того, клеммы 119 13 и 15  вл ютс  входными, а клеммы 12 5 14 и 16 - выходными.

Таким образом, при любой очередности входных сигналов после установ ки соответстви  между входами и выходами первого коммутационного пол  в нем всегда возбуждаютс  выходы только в посто нной последовательности (если пор док следовани  импульсов в контролируемой последовательности правильный, т.е. соответствует заданному ): выход 10 - первый, 12 - второй, 14 - третий и т.д.

При .поступлении на вход устройств первого входного сигнала, например А, возбуждаетс  первый выход первого тсоммутационного пол . Потенциальный сигнал с первого выхода (на схеме выход 10) коммутационного пол  2 по- даетс  на управл ющий вход первого элемента запрета. Этот сигнал закрывает первьй элемент запрета дл  прохождени  сигналов по его информационному входу. Остальные элементы за- прета остаютс  открытыми дл  прохождени  сигналов, так как на их инверсных входах О с остальных выходов коммутационного пол . При поступлении второго по очередности входного сигнала (в нашем случае это сигнал В) возбуждаетс  второй выход коммутационного пол  2 (на схеме выход 12), при этом продолжает действовать сигнал на первом его выходе 10. Сиг- кал с выхода 12 коммутационного пол  2 поступает на информационный вход первого элемента запрета, который закрыт поступающим на его инверсный вход предыдущим сигналом. В резуль- тате этого на выходе первого элемента запрета сигнал отсутствует и триггер 4 остаетс  в состо нии О, что свидетельствует об отсутствии ошибки в последовательности поступлени  сигналов.

Одновременно этот же сигнал с выхода 12 коммутационного пол  2 поступает на управл ющий вход второго элемента запрета, закрыва  его дл  прохождени  следующего сигнала. При поступлении третьего по очередности сигнала алгоритм работы устройства повтор етс  и сигнал ошибки не форми

, о 5

0

руетс . Таким- образом, поступление каждого очередного сигнала формировани  сигнала ошибки не вызывает. Кроме того9 каждый вновь пришедший по очереди i-й сигнал, поступа  на управл ющий вход элемента запрета, обеспечивает отсутствие сигнала ошибки только при поступлении следующего по очереди сигнала.

В случае нарушени  заданной очередности поступлени  входных сигналов , например, первым поступает сигнал А, а вторым - сигнал Б вместо сигнала В, устройство работает следующим образом.

Сигнал А, поступа  с выхода 10 коммутационного пол  2 на управл ющий вход первого элемента запрета, закрывает его. Сигнал Б возбуждает третий выход 14 первого коммутационного пол  2 и поступает с него на второй элемент запрета. Элемент запрета открыт, так как на его управ- л ющием входе О с второго выхода 10 коммутационного пол  2 (вследствие того, что второго по очереди сигнала еще не было, т.е. пропущен один сигнал). В итоге на выходе второго элемента запрета формируетс  сигнал, который свидетельствует о нарушении очередности следовани  импульсов. Этот сигнал запоминаетс  триггером 4, поступа  на его единичный вход. В результате этого на выходе триггера 4 вы вл етс  потенциал логической 1, который поступает на второй вход второго коммутационного пол  5, которое осуществл ет коммутацию сигналов, обратную первому коммутационному полю 2, начина  с второго сигнала, т.е. выходы второго коммутационного пол  5 соответствуют входам первого коммутационного пол  2, начина  с второго входа.

Сигнал ошибки с второго входа второго коммутационного пол  5 поступает на его первый выход. По вление этого сигнала на первом выходе второго коммутационногр пол  5 говорит о том, что нарушена заданна  очередность следовани  импульсов преждевременным поступлением импульса по второму входу устройства (импульс Б).

Отсутствие у второго коммутационного пол  5 выхода, соответствующего первому входу первого коммутационного пол  2, объ сн етс  следующим.

Сигнал по первому входу (сигнал А), который в нашем случае должен поступить первым, не может поступить преждевременно , т.е„ не может нарушить пор док следовани  импульсов своим преждевременным поступлением. Следовательно , в любом случае поступление сигнала А по первому входу не вызывает по влени  сигнала ошибки. А так как второе коммутационное поле 5 служат дл  определени  входа устройства , сигнал по которому поступил ошибочно, путем обеспечени  однозначного соответстви  его выходов входам первого коммутационного пол  2, то наличие у него выхода, соответствующего первому входу первого коммутационного пол  2,  вл етс  нецелесообразным .

Веро тность прихода двух соседних импульсов, например А и В, одновременно , т.е. веро тность совпадени  времен их прихода, чрезвычайно мала. Практически всегда один импульс приходит раньше, пусть даже на очень малый промежуток времени, а другой позже. Устройство реагирует на сколь угодно малые интервалы между соседними импульсами и работает по описанному алгоритму.

Claims (1)

1. Формула изобретени 

   Устройство дл  контрол  последовательности сигналов, содержащее ре4746516

   гистр, первое коммутационное поле, группу из п-1 элементов запрета (где п - число контролируемых последовательностей ) , группу из п-1 триггеров , причем информационные входы регистра  вл ютс  входами контролируемых последовательностей устройства , выходы регистра соединены с ин10 Формационными входами первого коммутационного пол , выходы элементов запрета с первого по (п-1)-и соединены соответственно с единичными входами триггеров с первого по (п-1)-и,

   15 отличающеес  тем, что, с целью сокращени  оборудовани , устройство содержит второе коммутационное поле, причем вход начальной установки устройства соединен с вхо2о дом сброса в О регистра и с нулевыми входами триггеров, первый выход первого коммутационного пол  соединен с управл ющим входом первого элемента запрета, i-й выход первого

   25 коммутационного пол  i 1 $ ... (п-2)3 соединен с информационным входом 1-го элемента запрета и с управл ющим входом (i+1)-ro элемента запрета, выходы триггеров соединены

   30 с информационными входами второго коммутационного пол , выходы которого  вл ютс  выходами ошибок устройства , n-й выход первого коммутатора соединен с информационным входом (п-1)-го элемента запрета.