SU1282073A1

SU1282073A1 - Преобразователь временных интервалов в код

Info

Publication number: SU1282073A1
Application number: SU853899895A
Authority: SU
Inventors: Павел Артемович Витковский; Виктор Федорович Полуянов; Вадим Михайлович Почтер
Original assignee: Производственное объединение "Краснодарский ЗИП"
Priority date: 1985-05-23
Filing date: 1985-05-23
Publication date: 1987-01-07

Abstract

Изобретение относитс к измерительной технике. Может быть использовано во временных анализаторах при преобразовании длительности импульсов в цифровой код, а также в аналого-цифровых преобразовател х врем -импульсного типа, примен емых в амплитудных анализаторах. Цель изобретени - повышение точности преобразовани временных интервалов в код за счет уменьшени дифференциальной нелинейности . Дл достижени поставленной цели в устройство, содержащее генератор 1 импульсов , фазирующий блок 2, счетчик 3, триггер 4, элементов 5 задержки, элемент И 6, шину II «Старт, шину 12 «Стоп, шину 13 «Запуск, выходную шину 15, шину 16 «Готовность кода, введены фазируюший блок 7, регистры 8 и 9 и вычитающий блок 10. При использовании предлагаемого устройства в аналого-цифровых преобразовател х происходит разрушение коррел ционной св зи между цифровой и аналоговой част ми АЦП за счет того, что счетчик посто нно считает, и его наводки на аналоговую часть в момент формировани временного интервала нос т случайный характер. 4 ил. (О СО

Description

1-J4

г

-N

Ю

СХ)

ю

о

00

Изобретение относитс к измерительной технике и может быть использовано во временных анализаторах при преобразовании длительности импульсов в цифровой код, а также в аналого-цифровых преобразовател х врем -импульсного типа, примен емых в амплитудных анализаторах.

Цель изобретени - повышение точности преобразовани временных интервалов в код за счет уменьшени дифференциальной нелинейности.

На фиг. 1 изображена функциональна схема преобразовател ; на с|)иг. 2 - временна диаграмма работы преобразовател ; на фиг. 3 - функциональна схема фазирующих блоков; на фиг. 4 - функциональна схема вычитающего блока.

Преобразователь содержит генератор 1 импульсов, фазирующий блок 2, счетчик 3, триггер 4, элемент 5 задержки, элемент И 6, фазирующий блок 7, регистры 8 и 9, вычитающий блок 10, щины «Старт 11, «Стоп 12, «Запуск 13, выходные щины 14 и 15, щину 16 «Готовность кода.

Фазирующий блок 2(7) включает первый 17 и второй 18 входы блока 2(7), первый элемент НЕ 19, элемент И-НЕ 20; первый 21 и второй 22 триггеры, второй элемент НЕ 23 и выход 24 блока 2(7).

Вычитающий блок 10 включает первый 25 и второй 26 входы, блок 27 инверторов, сумматор 28, инвертор 29, резистор 30 и шину 31 питани .

Преобразователь временных интервалов в код содержит генератор 1 импульсов, выход которого соединен с входом счетчика 3 и первыми входами фазирующих блоков 2 и 7. Второй вход фазирующего блока 2 соединен с щиной 12 «Стоп, а второй вход фазирующего блока 7 соединен с шиной 11 «Старт и первым входом триггера 4, второй вход которого соединен с шиной 13 «Запуск , а выход - с первым входом элемента И 6. Выход фазирующего блока 7 соединен с управл ющим входом регистра 8, а выход фазирующего блока 2 - с управл ющим входом регистра 9 и входом элемента 5 задержки. Информационные входы регистров 8 и 9 объединены и соединены с выходами разр дов счетчика 3, а выходы регистров 8 и 9 соединены с входами вычитающего блока 10. Первые выходы вычитающего блока 10 вл ютс первой выходной щиной 14 преобразовател , а второй выход вычитающего блока 10 вл етс второй выходной шиной. 15 преобразовател и соединен с вторым входом элемента И 6, третий вход элемента И 6 соединен с выходом элемента 5 задержки, а выход соединен с шиной 16 «Готовность кода и вл етс третьей выходной шиной преобразовател .

Устройство работает следующим образом .

Импульсы с выхода генератора 1 (фиг. 2а) поступают на вход счетчика 3 и на первые входы фазирующих блоков 2 и 7. Счетчик 3 непрерывно ведет счет импульсов, поступающих с генератора 1 (фиг. 26, сигнал на выходе первого разр да счетчика 3). По команде «Старт (фиг. 2в), сфазирован- ной на фазирующем блоке 7 (фиг. 2г), код из счетчика 3 переписываетс в регистр 8. По команде «Стоп (фиг. 2д), сфазирован0 ной на фазирующем блоке 2 (фиг. 2е), в регистр 9 переписываетс код из счетчика 3. С выходов регистров 8 и 9 коды поступают на входы вычитающего блока 10, который из кода, записанного в регистре 9, вычитает код, записанный в регистре 8. На выходе вычитающего блока 10 получаетс код, равный количеству импульсов, поступивщих на вход счетчика 3 между командами «Старт и «Стоп, т. е. на шине 14 преобразовател по вл етс код, пропор0 циональный временному интервалу между командами «Старт и «Стоп.

Прием кода дл дальнейшей обработки производитс по сигналу «Готовность кода (фиг. 2е), который выдаетс в случае прихода через щину 13 «Запуск на второй

вход (D-вход) триггера 4 уровн логической «1 (фиг. 2ж). В этом случае по первой же команде «Старт (фиг. 2в), поступающей на первый вход (С-вход) триггера 4, триггер 4 устанавливаетс в «1 (фиг. 2з), разреша прохождение через элемент И 6 сфазированной фазирующим блоком 2 (фиг. 2е) и задержанной элементом 5 задержки (фиг. 2и) команды «Стоп. На выходе элемента И 6 формируетс сигнал «Готовность кода (фиг. 2к). Элемент 5 за держки необходим дл того, чтобы задержать выдачу сигнала «Готовность кода на врем , необходимое дл проведени операции вычитани кодов вычитающим блоком 10.

0 Если временной интервал между командами «Старт и «Стоп превышает максимально возможный интервал, то на втором выходе вычитающего блока 10 по вл етс уровень логического «О, который поступает на третий вход элемента И 6 и запре5 щает выдачу сигнала «Готовность кода, а также выдаетс на шину 15 преобразовател в качестве сигнала «Переполнение.

Фазирующие блоки 2 и 7 . могут быть выполнены, например, на микросхемах (фиг. Зж), причем длительность команд «Старт и «Стоп должна быть больше периода следовани импульсов генератора 1.

0

Особенностью преобразовател временных интервалов в код вл етс то, что при числе разр дов выходного кода преобразовател , равном N число разр дов счетчика 3, регистров 8 и 9 и вычитающего блока 10 должно быть равно Л + 1.

Вычитающий блок 10 выполн ет вычисление по формуле

Л |о Л 9-Л в,

где - код на выходе вычитающего блока 10;

- КОД регистра 9; Л/8 - код регистра 8.

Вычитание производитс за счет того, что на один вход сумматора 28 (фиг. 4) поступает с входа 26 пр мой код регистра 9, а на второй вход сумматора 28 поступает проинвертированный блоком 27 инверторов код регистра 8 через вход 25. При этом возможны два случа : содержимое регистра 9 больще содержимого регистра 8 и содержимое регистра 9 меньще содержимого регистра 8.

Рассмотрим работу вычитающего блока 10 в этих случа х, принима , что временному интервалу между командами «Старт и «Стоп соответствует число 50 и число разр дов выходного кода .

Пусть в регистр 8 по команде «Старт записываетс число 26 в двоичном коде 000011010, которое поступает на вход 25 вычитающего блока 10 и инвертируетс блоком 27 инверторов. Таким образом, на первый вход сумматора 28 поступает код 111100101.

По команде «Стоп в регистре 9 записываетс число 76 в двоичном коде 001001100, которое через вход 26 вычитающего блока 10 поступает на второй вход сумматора 28. На выходе сумматора 28 получают число, равное 49 в двоичном коде 111100101 +001001100 000110001

Дл получени требуемого значени кода (50) результат необходимо увеличить на 1.

Пусть в регистр 8 по команде «Старт записываетс число 492 в двоичном коде 111101100, которое поступает на вход 25 вычитающего блока 10 и инвертируетс блоком 27 инверторов. Таким образом, на первый вход сумматора 28 поступает код 000010011.

По команде «Стоп в регистре 9 записываетс число 30 в двоичном коде 000011110, которое через вход 26 вычитающего блока 10 поступает на второй вход сумматора 28.

На выходе сумматора 28 также получают число 49 в двоичном коде 000010011 000011110 000110001

Дл получени требуемого значени результат необходимо увеличить на 1.

Дл этой цели можно использовать вход переноса сумматора 28, подключив его через резистор 30 к щине 31.

Восемь младших разр дов блока 10 вы- вод тс на щину 14 преобразовател как код, соответствующий временному интервалу , а старщий разр д, проинвертированный

0

5

0

5

0

инвертором 29, выводитс на шину 15 преобразовател в качестве сигнала «Переполнение , а также поступает на второй вход элемента И 6.

Если временной интервал не превыщает динамического диапазона преобразовател , как в приведенных случа х, на шину 15 преобразовател и вход элемента И 6 выдаетс уровень логической «1, который разрешает выдачу сигнала «Готовность кода элементом И 6.

Рассмотрим случай, когда временной интервал превышает динамический диапазон преобразовател . Пусть в регистре 8 записано число 8 в двоичном коде 000001000, а в регистре 9 - число 266 в двоичном коде 100001010. На выходе сумматора 28 получают

111110111

+100001010

100000010

На шине 14 преобразовател по вл етс код 00000010, а на шине 15 - уровень логического «О, который запрещает выдачу сигнала «Готовность кода элементом И 6 и вл етс признаком превышени временным интервалом динамического диапазона преобразовател . В предлагаемом устройстве разрушаетс коррел ционна св зь между информацией , записанной в счетчике, и его порогом срабатывани за счет того, что счетчик считает посто нно, и информаци , записанна в нем, вл етс случайной по отношению к моменту прихода команды «Старт.

При использовании предлагаемого устройства в аналого-цифровых преобразовател х врем -импульсного типа происходит также разрушение коррел ционной св зи между цифровой и аналоговой част ми АЦП за счет того, что счетчик посто нно считает, и его наводки на аналоговую часть в момент формировани временного интервала нос т случайный характер.

Claims

Формула изобретени

Преобразователь временных интервалов в код, содержащий генератор импульсов, выход которого соединен с первым входом первого фазирующего блока, второй вход которого соединен с шиной «Стоп, триггер, выход которого соединен с первым входом элемента И, а С-вход подключен к шине «Старт, счетчик, элемент задержки, шины «Запуск и «Готовность кода, отличающийс тем, что, с целью повышени точности преобразовани временных интервалов в код за счет уменьшени дифференциальной нелинейности, в него введены второй фазирующий блок, первый и второй регистры и вычитающий блок, причем первый вход второго фазирующего блока соединен с выходом генератора импульсов и входом счетчика , выходы разр дов которого подключены

к информационным входам первого и второго регистров, выходы которых соединены соответственно с первым и вторым входами вычитающего блока, информационные выходы которого вл ютс первой выходной шиной преобразовател , втора выходна шина которого подключена к выходу старшего разр да вычитаюш.его блока и второму входу элемента И, третий вход которого соединен с выходом элемента задержки, вход которого подключен к выходу первого фази- руюш,его блока и управл юш.ему входу первого регистра, управл ющий вход второго регистра соединен с выходом второго фазирующего блока, второй вход которого соединен с щиной «Старт, шина «Запуск подключена к D-входу триггера, шина «Готовность кода подключена к выходу элемента И и вл етс третьей выходной шиной преобразовател .