SU1243129A1 - Резервированный делитель частоты - Google Patents

Резервированный делитель частоты Download PDF

Info

Publication number
SU1243129A1
SU1243129A1 SU843828054A SU3828054A SU1243129A1 SU 1243129 A1 SU1243129 A1 SU 1243129A1 SU 843828054 A SU843828054 A SU 843828054A SU 3828054 A SU3828054 A SU 3828054A SU 1243129 A1 SU1243129 A1 SU 1243129A1
Authority
SU
USSR - Soviet Union
Prior art keywords
input
output
trigger
channel
pulse
Prior art date
Application number
SU843828054A
Other languages
English (en)
Inventor
Алексей Иванович Горностаев
Нина Никитична Терещенко
Original Assignee
Предприятие П/Я Г-4805
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Предприятие П/Я Г-4805 filed Critical Предприятие П/Я Г-4805
Priority to SU843828054A priority Critical patent/SU1243129A1/ru
Application granted granted Critical
Publication of SU1243129A1 publication Critical patent/SU1243129A1/ru

Links

Landscapes

  • Manipulation Of Pulses (AREA)

Abstract

Изобретение относитс  к импульсной технике и может быть использовано в устройствах дискретной автоматики . Цель изобретени  - повышение надежности и точности работы делител  частоты. Делитель частоты содержит три канала, каждый из которых состоит из делител  1 частоты, элемента 2 ЗАПРЕТ, включающего D- триггер, злемент ИЛИ-НЕ и элемент И, мажоритарного элемента 3 и элемента И-НЕ 4. Введение в каждый канал делител  частоты элемента НЕ 5, расширител  6 импульсов, состо щего из триггера и счетчика импульсов, мажоритарного элемента 7 способствует достижению цели. 2 з.п. ф-лы, 4 ил. а S to 1 со О

Description

1
Изобретение относитс  к импульсной технике и может быть использовано в устройствах дискретной автоматики , в которых требуетс  повышенна  надежность и точность деле- ни  частоты.
Цель изобретени  - повышение надежности работы и точности.
На фиг.1 представлена электрическа  структурна  схема резерви- Сюванного делител  частоты; на фиг.2 - схема выполнени  расширител  импульсов; .З - схема вы- 1полне1ш  элемента ЗАПРЕТ; на фйг.4- временные диаграммы, по сн ющие ра- боту резервированного делител  часто ты.
Резервированный делитель частоты содержит три канала (делени  частоты ) , каждый из которых Состоит из делител  1 частоты, элемента 2 ЗАПРЕТ , первого мажоритарного элемента 3, элемента И-НЕ 4, элемента НЕ 5, расширител  6 импульсов, второго мажоритарного элемента 7, вход ной 8 и выходной 9 шин, причем.вход делител  1 частоты соединен через элемент 2 ЗАПРЕТ с входной шиной 8, выход - с первым входом элемента И-НЕ 4 и с первым входом мажоритар- ного элемента 3 своего канала и с соответствуюш гми входами первых мажоритарных элементов 3 остальных каналов , выход элемента И-НЕ 4 соединен с запрещаюш;им входом элемента 2 ЗАПРЕТ, вход запуска расширител  6 импульсов соединен с выходом первого мажоритарного элемента 3, тактирующий вход - с входной шиной 8, а выход - с первым входом второго мажоритарного элемента 7 своего канала и с соответствующими входами вторых мажоритарных элементов 7 остальных каналов,выход второго мажоритарного элемента 7 соединен с вы- ходной шиной 9 и через элемент НЕ 5 с вторым -входом элемента И-НЕ 4.
Расширитель 6 импульсов состоит из триггера 10 и счетчика 11 импульсов , причем С-вход триггера 10 сое- динен с входом запуска расширител  6 импульсов, пр мой выход триггера 10 соединен с выходом расширител  6 импульсов, а инверсный выход - с R-входом счетчика 11 импульсов. С- вход которого соединен с тактирующи входом расширител  6 импульсов, а вход с R-входом триггера 10.
5
10 15
20 25 зо Q ,
5р 55 35
292
Элемент 2 ЗАПРЕТ.состоит из D- триггера 12, элемента 13 ИЛИ-НЕ и элемента И 14, причем С-вход. D-триг- гера 12J первый вход элемента ИЛИ-НЕ 13 и первый вход элемента И 14 сое- данены с тактируюш 1м входом элемента 2 ЗАПРЕТ, D-вход D-триггера 12 и второй вход элемента ИЛИ-НЕ 13 сое- .цинены с запрещающим входом элемента 2 ЗМ1РЕТ, R-вход D-триггера 12 соединен с выходом элемента ИЛИ-НЕ 13 а пр мой выход D-триггера 12 соединен с втйрым входом элемента И 14, выход которого соединен с выходом элемента 2 ЗАПРЕТ.
Резервированный делитель частоты работает атедующим образом.
В исходном состо нии во всех ка-- налах выходы делител  1 и расширител  6 наход тс  в нулевом состо нии, при этом по большинству входов мажоритарные элементы 3 и 7 также наход тс  в н улевом состо нии. Б соответствии с исходным состо нием на первый вход элемента 4 подаетс  нулевой уровень с выхода делител  1, а на второй вход подаетс  единичный уровень с элемента 5 по состо ни  выхода ма ;оритарного элемента 7. При этом выход элемента 4 находитс  в единичном состо нии и к запрещающему входу элемента.2 прикладываетс  еди- ничньШ уровень снимаю1чий запрет прохождени  импульсов с входной шины 8 на вход делител  1.
В процессе работы на входные шины 8 всех Tipex каналов поступают (в общем случае) несинхронизированные между собой импульсы в виде единичных уровней (фиг.4с., б иЬ). Импульсы , поступающие на входные шины 8, могут отличатьс  и по частоте. При этом поступающие импульсы через элемент 2 подаютс  на входы делителей 1 . I
Допустим, что в процессе счета импульсов, первым заполнилс  делитель 1 первого канала и его выход перешел в единичное состо ние Сфиг.4). В результате на первом входе элемента 4 установитс  единичный уровень, а его выход перейдет в нулевое состо ние (фиг.4а). Однако запрета прохождени  не произойдет до окончани  действи  импульса с входной шины В, а приоритетный импульс на выходе элемента 2 не снимаетс . Последующие импульсы через элемент 2 не проход т (4иг.4г), а выход делител  I
поддерживаетс  в единичном состо нии . Это происходит до тех пор, пок не заполнитс  делитель 1 другого канала делени , например второго, т.е пока не произойдет фазировани  ука заннь1х делителей Г.
При заполнении делител  1 второг канала, при котором на его выходе устанавливаетс  единичное состо ние ( фиг.4л), мажоритарные элементы 3 всех каналов по большинству входов переход т в единичное состо ние (фиг.4 и). Единичный уровень с мажоритарных элементов 3 поступает на запускающие входы расширителей 6 и переводит их выходы в единичное состо ние (фиг.4 к. , Л и м ) на врем , определ емое параметрами самих рас- ширителей импульсов. При этом длительность этих импульсов выбираетс  из услови  исключени  вли ни  возможного дроблени  импульса с выходов мажоритарных элементов 3. Мажоритарные элементы 7 по большинству входов также переход т в единичное состо ние и формируют на шинах 9 всех, каналов синхронизированные между собой импульсы (ФИГ.АН). Кроме того, в каждом канале сигнал с выхода мажоритарного элемента 7 поступает через элемент 5 на .второй вход элемента 4 в виде нулевого уровн . В первом канале выход элемента 4 переводитс  в единичное состо ние, прикладыва  к запрещающему входу элемента 2 единичный уровень (фиг.4й), и снимает запрет прохождени  импульсов с входной шины 8 на вход делител  1 .
После сн ти  сигнала запрета первый импульс на входе делител  1 первого канала переводит выход делител  1 в нулевое состо ние (фиг.4 г,е.) При этом, если делитель 1 третьего канала еще не заполнилс , мажоритарные элементы 3 всех каналов по большинству входов перевод тс  в нулевое состо ние. При заполнении делител  1 третьего канала, когда его выход переходит в единочное состо ние , в случае наличи  единичного .уровн  на выходе делител  1 второго канала, мажоритарные элементы 3 всех каналов оп ть перевод тс  в единичное состо ние и поддерживаютс  в таком состо нии до момента обнулени  делител  1 второго канала (фиг.) и), т.е. в результате рассогласовани  по време Ш выходных импульсов делителей происходит дробление импульсов на выходах мажоритарных элементов 3. Исправление дробленого 5 импульса производитс  расширителем 6, реагирующ им только на первый дробленый импульс.
В дальнейшем работа резервированного делител  частоты повтор етс . О При этом фазирование третьего канала происходит аналогично описанному .
Рассмотрим работу расширител  6 импульсов (фиг.2).
5 При постугшении сигнала на вход запуска расширител  6 триггер 10 переводитс  в единичное состо ние, формиру  выходной сигнал расширител  6. При этом на инверсном выходе тригге- 0 ра 10 устанавливаетс  нулевое состо ние , которое передаетс  на R-вкод счетчика 11 и снимает запрет счета. С этого момента счетчик 11 начинает считать входные импульсы. При запол- 5 нении счетчика 11 его выход переводитс  в единичное состо ние, которое передаетс  на R-вход триггера 10 и устанавливает его в нулевое состо ние . На вход счетчика 11 при этом 0 оп ть подаетс  единичный уровень, который обнул ет счетчик 11 и запрещает счет. Измен   коэффициент пересчета счетчика 11, можно регулировать скважность выходных импульсов ре- зервированного делител  частоты.
Рассмотрим работу элемента 2 ЗАПРЕТ (фиг.З).
При отсутствии запрещающего сиг- нала на запрещающем входе элемента 0 2 присутствует единичный уровень, который подаетс  на D-вход D-тригге- ра 12 и первый вход элемента 13. С выхода элемента 13 при этом на R-вход D-триггера 12 подаетс  нулевой уро- 5 вень, соответствующий отсутствию
сигнала обнулени .
Если на тактирующий вход элемента 2 поступит импульс, то он подаетс  одновременно на С-вход D-триггера и. 0 на первый вход элемента 14. Состо ние элемента 13 при этом не измен етс , а D-триггер 12 устанавливаетс  в единичное состо ние и подает единичный уровень на второй вход элемента 14. В результате этого импульсы с входной шины 8 беспреп тственно проход т на выход элемента 2.
Сигнал запрета на запрещающий вход элемента 2 поступает после при .хода и шульса на входную шину 8„ При поступлении импульса с входной шины 8 на выход элемента. 2 происходит запоминание D-триггером 12 информации на его D-входе, поэтому смена информации на D-входе при поступлении сигнала запрета не приводит к Изменению состо ни  D-триггера 12, На R-входе D-триггера 12 продолжает сохран тьс  нулевой уровень до окончани  действи  импульса с входной шины 8, поскольку на втором входе элемента 13 присутствует единичный уровень. В результате обеспе- чиваетс  приоритет проход щего через элемент 2 импульса.
При сн тии импульса с входной шины 8 на первом и втором входах элемента 13 присутствует нулевой уро-. вень, поэтому с его выхода н:а R-вкод D-триггера 12 поступает сигнал обнулени  в виде единичного уровн . При этом D-триггер 12 переходит в нулевое состо ние и блокирует прохождение импульсов на выход элемента 2.

Claims (3)

1. Резервированный делитешь частоты , содержащий три канала,, каждый из которых состоит из делитсш  частоты , элемента ЗАПРЕТ первого мажоритарного элемента и элемента И-НЕ пррчем вход делител  частоты соединен через элемент ЗАПРЕТ с входной .шиной, выход - с первым входом элемента И-НЕ, с первым входом первого мажоритарного элемента своего канала и с соответствуюи ими входами первых м жоритарн1)х элементов остальных каналов, а выход элемента И-НЕ соединен с запрещающим входом элемента ЗАПРЕТ, и выходные шины: кадого из каналов, о т л и ч а ю щ и с   тем, что, с целью повьш1ени  надежности работы, в него введены в каждый канал расширитель импульсов, второй мажоритарный элемент и элемент НЕ, причем в. каждом канале вход, запуска расширител .импульсов соединен с выходом первого мажоритарного элемента, тактирующий вход - с входной шиной, выход - с первым входом второго мажоритарного элемента своего канала и с соответствую1Т1;ими входа- №1 вторых мажоритарных элементов ос- тальньгк каналов, выход второго мажо- ритарного элемента каждого канала соединен с выходной шиной и через элемент НЕ с вторым входом элемента И-НЕ.
0
5
0
5
0
5
2.Дел:итель по п.1, отличающий с   тем, что расширитель импульсов содержит триггер и счетчик и шyльcoв, причем С-вход триггера соединен с входом запуска расширител  импульсов, пр мой вьпсод триггера соединен с выходом расширител  им- п-ульссв, инверсньй выход - с R-BXO- дом счетчика импульсов, С-вход которого соединен с тактируюшр м входом расширитеш  Импульсов, выход - с R-входом триггера.
3.Делитель по п.1, о т л и ч а- ю щ и и с   тем, -что, с целью повышени  точности, -элемент ЗАПРЕТ выполнен с приоритетом по тактирующему входу и содержит D-триггер, элемент 1:(ЛИ-НЕ и элемент И, причем С- вход D-триггера, первый вход элемента ИЛИ-НЕ и первый вход.элемента И соединещ, с тактируюш м входом элемента ЗАПРЕТ, D-вход D-триггера и Второй вход элемента ИЛИ-НЕ соединены с запр.ещаюш т входом элемента ЗАПРЕТf R-вход D-триггера соединен с выходом элемента ШШ-НЕ, пр мой выход D-тpиггepa соединен с вторым входом элемента И, выход которого соединен с выходом элемента ЗАПРЕТ.
SU843828054A 1984-12-20 1984-12-20 Резервированный делитель частоты SU1243129A1 (ru)

Priority Applications (1)

Application Number Priority Date Filing Date Title
SU843828054A SU1243129A1 (ru) 1984-12-20 1984-12-20 Резервированный делитель частоты

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
SU843828054A SU1243129A1 (ru) 1984-12-20 1984-12-20 Резервированный делитель частоты

Publications (1)

Publication Number Publication Date
SU1243129A1 true SU1243129A1 (ru) 1986-07-07

Family

ID=21152619

Family Applications (1)

Application Number Title Priority Date Filing Date
SU843828054A SU1243129A1 (ru) 1984-12-20 1984-12-20 Резервированный делитель частоты

Country Status (1)

Country Link
SU (1) SU1243129A1 (ru)

Non-Patent Citations (1)

* Cited by examiner, † Cited by third party
Title
Авторское свидетельство СССР №921096, кл. Н 03 К 23/00, 02.07.80. Авторское свидетельство СССР № 429536,. кл. Н 03 К 23/00, // Н 05 К 10/00, 08.01.73. *

Similar Documents

Publication Publication Date Title
SU1243129A1 (ru) Резервированный делитель частоты
US3678200A (en) Frame synchronization system
SU1695530A1 (ru) Резервированное пересчетное устройство
US3781691A (en) Pulse repetition frequency filter circuit
SU1691956A1 (ru) Делитель частоты с переменным коэффициентом делени
SU1506553A1 (ru) Преобразователь частота-код
SU1150738A1 (ru) Формирователь пачек импульсов
SU1158968A1 (ru) Устройство дл коррекции сигналов времени
SU1758858A1 (ru) Устройство дл формировани импульсных сигналов
SU1431070A2 (ru) Делитель частоты следовани импульсов
SU1656674A1 (ru) Формирователь сетки частот
SU1150737A2 (ru) Генератор последовательности импульсов
SU1223218A1 (ru) Устройство дл формировани импульсов
SU1356251A1 (ru) Устройство выделени циклового синхросигнала
SU465748A1 (ru) Способ фазировани при передаче информации циклическим кодом
SU1499438A2 (ru) Устройство дл формировани кодовых последовательностей
SU444183A1 (ru) Частотно-импульсное множительно-делительное устройство
SU1287138A1 (ru) Устройство дл синхронизации вычислительной системы
SU1075393A1 (ru) Преобразователь серий импульсов в пр моугольные импульсы
SU1621156A1 (ru) Формирователь одиночного импульса
SU1345322A1 (ru) Устройство дл формировани кодовых последовательностей
RU2121219C1 (ru) Формирователь пачки импульсов
RU1795540C (ru) Устройство дл формировани последовательности команд
SU1670789A1 (ru) Делитель частоты следовани импульсов с дробным коэффициентом делени
SU1051695A1 (ru) Устройство дл тактовой синхронизации и выделени пачки импульсов