SU1431070A2 - Делитель частоты следовани импульсов - Google Patents

Делитель частоты следовани импульсов Download PDF

Info

Publication number
SU1431070A2
SU1431070A2 SU874189090A SU4189090A SU1431070A2 SU 1431070 A2 SU1431070 A2 SU 1431070A2 SU 874189090 A SU874189090 A SU 874189090A SU 4189090 A SU4189090 A SU 4189090A SU 1431070 A2 SU1431070 A2 SU 1431070A2
Authority
SU
USSR - Soviet Union
Prior art keywords
input
output
bus
trigger
counter
Prior art date
Application number
SU874189090A
Other languages
English (en)
Inventor
Владимир Ефимович Коренфельд
Original Assignee
Предприятие П/Я М-5632
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Предприятие П/Я М-5632 filed Critical Предприятие П/Я М-5632
Priority to SU874189090A priority Critical patent/SU1431070A2/ru
Application granted granted Critical
Publication of SU1431070A2 publication Critical patent/SU1431070A2/ru

Links

Landscapes

  • Manipulation Of Pulses (AREA)

Abstract

Изобретение ножеТ быть использовано дл  делени  частоты следовани  импульсов на N10,5,где , и  вл етс  усовершенствованием изобретени  по авт.св. № 743204. Цель изобретени  - повьшение надежности путем сокращени  аппаратурных затрат при реализации больших значений коэффициентов делени  при одновременном расширении функциональных возможностей путем обеспечени  управлени  коэффициентом делени . Поставленна  цель достигаетс  путем введени  в известное устройство, содержащее элементы И-НЕ 2,5 и 7, инвертор 3, регистр 4 сдвига и элемент ИЛИ 6, счетчика 13 импульсов, элементов И 11 и 12, дешифратора 16, инвертора 10 и 1К-триг- геров 14 и 15. Импульсы входной частоты подаютс  на шину 1, а выходной частоты - снимаютс  с шины 8. Сигналом на шине 9 измен етс  коэффициент делени  устройства. 2 ил. S (Л 4 00 ГЧ)

Description

Изобретение относитс  к импульсной технике, может быть использовано дл  делени  входной частоты импульсов на N-0,5, где N - число, большее или равное четырем и  вл етс  дополнительным к авт.св, № 743204,
Целью изобретени   вл етс  повьше- ние надежности путем сокращени  аппаратурных затрат при реализации боль- JQ ших коэффициентов делени  при одно- временном расширении функциональных возможностей путем обеспечени  управ- пени  коэффициентом делени .
На фиг,1 приведена функциональна  5 электрическа  схема устройства; на фиг, 2 - временные диаграммы, по сн ющие его работу.
Делитель частоты следовани  импульсов содержит входную пгану 1, первый 20 элемент И-НЕ 2, первый элемент НЕ 3,
регистр 4 сдвига, второй элемент И-НЕ 5, элемент ИЛИ 6, третий элемент И-НЕ 7, выходную шину 8, шину 9 управлени , второй элемент НЕ 10, пер- 25 вый 11 и второй 12 элементы И, счетчик 13 импульсов, первый 14 и второй 15 1К-триггеры и дешифратор 16,
Выход первого элемента И-НЕ 2 соединен с входом D ввод  информации jQ регистра 4 сдвига, выход первого раз- р да которого соединен с первым вхо- дом первого элемента И-НЕ 2, входом К первого 1К-триггера 14, первым вхо- дом второго элемента И-НЕ 5 и третьим входом элемента ИЛИ 6, выход которого соединен с вторым входом третьего элемента И-НЕ 7, выход которого соединен с выходной шиной 8, а первый вход соединен с выходом второго Q элемента И-НЕ 5, второй вход которого соединен с входной шиной 1, вторым входом элемента ИЛИ 6, входами синхронизации счетчика 13 импульсов, первого 14 и второго 15 1К-триггеров и j регистра 4 сдвига, второй выход которого соединен с вторым входом первого элемента И-НЕ 2 и входом первого элемента НЕ 3, выход которого соединен с третьим входом второго элемен- - та И-НЕ 5 и первым входом элемента ИЛИ 6, четвертый вход которого соединен с инверсным выходом второго IK- триггера 15, входы I и К которого соединены соответственно с пр мым и инверсным выходами первого 1К-триг гера 14, вход I которого соединен с выходом дешифратора 16, входы кото роге соединены с группой разр дных
35
55
0
5
Q Q j -
5
5
выходов счетчика 13 импульсов,входы сброса п-1 старших разр дов которого соединены с входом управлени  регистра 4 сдвига, пр мым выходом первого 1К-триггера I4 и первыми входами: первого 11 и второго 12 элементов И, выходы которых соединены с входами соответственно сброса и установки младшего разр да счетчика 13 импульсов, причем второй вход первого элемента И соединен с шиной 9 управлени  и входом второго элемента НЕ 10, выход которого соединен с вторым входом второго элемента И 12,
Делитель частоты следовани  импульсов работает следующим образом.
Пусть (дл  конкретности) счетчик 13 вз т двухразр дным, дешифратор 16 настроен на число 2 (его первый вход соединен с нулевым выходом младшего разр да счетчика, а второй вход - с единичным выходом старшего разр да), на шине 9 присутствует единичный логический уровень, обеспечивающий нулевую начальную установку обоих разр дов счетчика 13, В процессе работы устройства поочередно повтор ютс  циклы счета двух типов , но одинаковой длительности,
В начале тщкла счета первого типа оба разр да счетчика 13 наход тс  в нулевом состо нии (фиг,2§,Ь), первый и второй разр ды регистра 4 наход тс  соответственно в нулевом и единичном состо ни х, 1К-триггер 14 находитс  в нулевом состо нии (фиг,21), обеспечива  режим счета счетчику 13 и режим хранени  регистру 4.Счетчик 13 считает импульсы входной последовательности (фиг,2а). При переходе счетчика 13 в состо ние 2 на выходе дешифратора 16 формируетс  импульс (фиг.2к), который поступает на вход I 1К-триггера 14, По следующему заднему фронту импульса входной последовательности (фиг,2а) 1К-триг- гер 14 переходит в единичное состо ние , тем самым перевод  счетчик 13 в режим хранени  нул , а регистр 4 - в режим сдвига (фиг,21),
По следующему заднему фронту импульса входной последовательности первый разр д регистра 4 переходит в единичное состо ние, а второй - в нулевое состо ние, В следующий по- ло:жительный подупериод входной последовательности на выходе элемента 5 формируетс  отрицательный импульс
(фиг.2д), который, инвертиру сь на элементе 7, поступает на шину 8, По заднему фронту этого импульса входной последовательности (фиг,2а) второй ра р д регистра 4 переходит в единичное состо ние (фиг.2с), а IK- триггер 14 - в нулевое состо ние, перевод  счетчик 13 в режим счета, а регистр 4 - в режим-хранени . Таким образом, заканчиваетс  цикл счета первого типа и начинаетс  цикл счета второго типа. Этот цикл счета отличаетс  от предьздущего тем, что 1К-трИггер 14 находитс  в единичном состо нии (фиг.21) в течение одного периода входной последовательности (фиг.2а),и выходной импульс (фиг.2f) формируетс  в отрицательный полупериод входной последовательности путем инверсии выходного импульса элемента 6 (фиг.2е).
1К-триггер I5 предназначен дл  предотвращени  формировани  выходных импульсов элемента 6, а следовательно , и всего устройства во врем  следовани  циклов счета первого типа. Сигнал на его инверсном выходе (фиг. 2т)  вл етс  сдвинутым относительно вы- ходного сигнала 1К-триггера 14 на один п ериод входной последовательности (фиг,2а).
Таким образом, коэффициент делени  устройства дл  описанного случа  получаетс  равным 4,5. Если на шину 9 подан уровень логического нул , то начальна  установка младшего разр да счетчика 13 будет единичной. Длительность цикла счета сокращаетс  на один период входной последовательноЬти,
а коэффициент делени  устройства равен 3,5.

Claims (1)

  1. Формула изобретени  Делитель частоты следовани  им- ,
    пульсов по авт.св. № 743204, отличающийс  тем, что, с целью повьш1ени  надежности при одно- вре менном расширении функциональных
    возможностей, в него введены второй элемент НЕ, первый и второй элементы И, счетчик импульсов, первый и второй 1К-триггеры и дешифратор,выход которого соединен с Т-входом
    первого 1К-триггера, пр мой и инверсный выходы которого соединены соответственно со I- и К-входами второго 1К-триггера, вход синхронизации которого соединен с входной шиной , входом синхронизации первого 1К-триггера и входом синхронизации счетчика, входы сброса п-1 старших разр дов которого соединены с пр мым выходом первого 1К-триггера, входом
    управлени  регистра сдвига и первыми входами первого и второго элементов И, выходы которых соединены соответственно с входами сброса и установки младшего разр да счетчика,разр дные выходы которого.соединены с входами дешифратора, причем шина уп- . равлени  соединена с вторым входом первого элемента И и входом элемента НЕ, выход которого соединен со вторым входом второго элемента И, при этом К-вход первого 1К-триггера соединен с выходом первого разр да регистра сдвига, а инверсный выход второго 1К-триггера соединен с четвертым входом элемента ИЛИ.
    //
    /
    //
SU874189090A 1987-02-04 1987-02-04 Делитель частоты следовани импульсов SU1431070A2 (ru)

Priority Applications (1)

Application Number Priority Date Filing Date Title
SU874189090A SU1431070A2 (ru) 1987-02-04 1987-02-04 Делитель частоты следовани импульсов

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
SU874189090A SU1431070A2 (ru) 1987-02-04 1987-02-04 Делитель частоты следовани импульсов

Related Parent Applications (1)

Application Number Title Priority Date Filing Date
SU743204A Addition SU149814A1 (ru) 1961-08-30 1961-08-30 Устройство дл измерени проход щей мощности СВЧ

Publications (1)

Publication Number Publication Date
SU1431070A2 true SU1431070A2 (ru) 1988-10-15

Family

ID=21283515

Family Applications (1)

Application Number Title Priority Date Filing Date
SU874189090A SU1431070A2 (ru) 1987-02-04 1987-02-04 Делитель частоты следовани импульсов

Country Status (1)

Country Link
SU (1) SU1431070A2 (ru)

Non-Patent Citations (1)

* Cited by examiner, † Cited by third party
Title
Авторское свидетельство СССР № 743204, кл. Н 03 К 23/68, 12.04.77. *

Similar Documents

Publication Publication Date Title
US3855576A (en) Asynchronous internally clocked sequential digital word detector
US4816700A (en) Two-phase non-overlapping clock generator
SU1431070A2 (ru) Делитель частоты следовани импульсов
US3996523A (en) Data word start detector
US4387341A (en) Multi-purpose retimer driver
SU1298901A1 (ru) Синхронный делитель частоты на дес ть
SU364964A1 (ru) Всесоюзная пат?111110-1шяп?!
US3633114A (en) Counter circuit
SU1277387A2 (ru) Делитель частоты следовани импульсов
SU1283962A1 (ru) Синхронное счетное устройство
SU782136A1 (ru) Генератор серии импульсов
SU1695530A1 (ru) Резервированное пересчетное устройство
SU1213540A1 (ru) Делитель частоты с нечетным коэффициентом делени
SU1133666A1 (ru) Делитель частоты импульсной последовательности
SU1660144A1 (ru) Генератор последовательности случайных временных интервалов
GB1154532A (en) Time Slot Generators
KR100278271B1 (ko) 클럭주파수분주장치
SU1485223A1 (ru) Многоканальное устройство для ввода' информации
SU1081804A1 (ru) Делитель частоты с переменным коэффициентом делени
SU1128390A1 (ru) Делитель частоты следовани импульсов
SU1457160A1 (ru) Управл емый делитель частоты
SU1221743A1 (ru) Управл емый делитель частоты следовани импульсов
SU1190558A1 (ru) Трехканальный резервированный синхронизатор
SU478429A1 (ru) Устройство синхронизации
SU1378033A1 (ru) Устройство контрол импульсов тактовой частоты