SU1233167A1

SU1233167A1 - Устройство дл формировани адресов алгоритма быстрого преобразовани Фурье

Info

Publication number: SU1233167A1
Application number: SU843776984A
Authority: SU
Inventors: Игорь Ильич Итенберг; Сергей Иванович Алферов; Виктор Витальевич Леонов
Original assignee: Таганрогский радиотехнический институт им.В.Д.Калмыкова
Priority date: 1984-08-06
Filing date: 1984-08-06
Publication date: 1986-05-23

Abstract

Изобретение относитс к автоматике и вычислительной технике. Цель, изобретени - упрощение устройства. Дл достижени цели устройство дополнительно содержит (R-1)-разр дный сдвиговый регистр и элемент ИЛИ. Устройство работает в двух режимах: первый соответствует формированию адресов , по которым записываютс отсчеты анализируемого входного сигнала; второй режим соответствует формированию адресов при выполнении быстрого преобразовани Фурье. Изобретение может быть использойано в системах цифровой обработки сигналов при построении устройств, реализующих преобразование Фурье. 1 ил, 3 табл. (Я ГчЭ со 00 о

Description

Изобретение относитс к автоматике и вычислительной технике и может быть„ использовано в системах х ифро- вой обработки сигналов при построении устройств, реализующих быстрое преобразование Фурье.

Цель изобретени - упрощение устройства .

На чертеже представлена функциональна схема устройства дл формировани адресов алгоритма быстрого преобразовани Фурье.

Устройство содержит сдвиговый регистр 1 (кода итерации), выходы

2. - 2.

разр дов регистра 1, коммутаторы 3, - 3, счетчик 4 адресов, выходы 5 - 5pj разр дов счетчика адресов , выход 6 переполнени счетчика адресов, элемент ИЛИ 7, вход 8 начального значени (логической единицы ) устройства, вход 9 задани режима работы устройства, вход tO сброса устройства, установочный вход 11 устройства , тактовый вход 12 устройства, выходы 13 разр дов адреса устройства.

Устройство работает в двух режимах .

Первый режим определ етс нулв вым потенциалом на входе 9 задани режима работы устройства и соответствует формированию адресов, по которым записываютс отсчеты анализируемого входного сигнала. Начальное состо ние устройства в первом режиме устанавливаетс следующим образом;.

По импульсу, приход щему на вход 10 сброса устройства, устанавливаютс в нулевое состо ние счетчик 4 адресов и сдвиговый регистр 1 (кода итерации ) . Вслед за этим приходит импульс на вход 11 устройства, который по вл етс на выходе элемента ИЛИ 7 и поступает на тактовый вход регистра 1 (кода итерации). Нулевой потенциал , присутствующий на входе 9 задани режима работы устройства, поступает на управл ющий вход регистра 1 (кода итерации) и определ ет режим параллельного зайесени информации в этот регистр. Так как на всех информационных входах параллельного занесени регистра 1 (кода итерации ) , подключенных к входу 8 уст

ройства, присутствует лог-ическа единица , то по импульсу на тактовом входе регистр (кода итерации) устанавливаетс в состо ние все единицы,

В результате к выходам 13 - 13

разр дов адреса, устройства подключаютс через соответствующие коммутаторы 3 - 3 выходы 5 - 5 разр дов счетчика адресов в пор дке возрастани номера разр да.

Записываемым отсчетам анализируемого входного сигнала соответствуют импульсы на тактовом входе 12 устройства , поступающие на второй вход

счетчика 4 адресов. Таким образом, Б первом режиме устройство формирует адреса5 задавд.емые счетчиком 4 адресов и равные номерам отсчетов анализируемого входного сигнала.

Второй режим работы устройства определ етс единичным потенциалом на входе 9 задани режима работы устройства и соответствует формированию адресов при вьшолнении быстрого преобразовани Фурье. Начальное состо ние устройства в этом режиме устанавливаетс по импульсу на входе 10 сброса устройства, при этом и счетчик 4 адресов, и сдвиговьй регистр 1

0 (кода итерации) устанавливаютс в состо ние все нули,

Принцип адресации, используемый в устройстве, заключаетс в следуюs- щем. Мреса операндов дл каждой ба- зовой операции бабочки быстрого преобразовани Фурье определ;1ютс в полном соответствии с графом быстрого преобразовани Фурье. Последователь д кость вьшолнени бабочек в пределах каждой итерации определ етс путем последовательного вьщелени в графе быстрого преобразовани Фурье групп

N..

по (, - размерность быстрого пре- 45 2Р

образовани Фурье, Р - номер выполн емой итера)р1и) бабочек и двоичной инверсии номеров бабочек в пределах группы, в табл. 1 представлен 52 пример определени последовательности адресов операндов при вьтолнении азторой итерации 16-точечного быстрого преобразовани Фурье (т.е.Ы 16,

F

2)

В результате дл формировани не- обходимых адресов достаточно изменить положение младшего разр да счетчика 4 адресов относительно его остальных разр дов в зависимости от номера выполн емой итерации. На первой Итера- ции достаточно подключить выход 5 младшего разр да счетчика адресов

к выходу 13,-, старшего разр да адреса

к

устройства, а выходы 5 - 5 остальных разр дов счетчика адресов - соот- ветственно к выходам 13 - 13 разр дов адреса устройства. На второй итерации необходимо подключить выТаблица 1

ход 5| младшего разр да счетчика ад- ресов к выходу 13„ (R-l)-ro разр да устройства, выход 5„ старшего разр да счетчика адресов - к выходу 13„ старшего разр да адреса устройства, а выходы 5 - 5 д, остальных разр дов счетчика адресов - соответственно к выходам 13 - 13g разр дов адреса устройства. На третьей итерации необходимо подключить выход 5 младшего разр да счетчика адресов к вьгходу I3j (R-2)-ro разр да адреса устройства, выходы 5, R-I Двух старших разр дов счетчика адресов соответственно к выходам 13г

13,,

R

двух старших разр дов адреса устройства , выходы 5 - 5g.Q остальных разр дов счетчика адресов - соответственно к выходам 13, - разр дов адреса устройства и т.д.

Таким образом, наR -м этапе преобразовани пор док следовани разр дов счетчика 4 адресов на выходах 13 - 13 разр дов адреса устройства оказываетс первоначальным (как при записи входной информации в первом режиме).

Указанна перегруппировка разр дов счетчика 4 адресов происходит с помощью коммутаторов

1

на выхо R де каждого из которых по вл етс оди

из трех (двух - дл коммутатора 3, 3;) входных информационных сигналов . Управление переключением коммутаторов осуществл етс сдвиговым регистром 1 (кода итерации) с частотой, равной частоте переполнени счетчика 4 адресов.

Единичный потенциал, присутствующий на входе 9 задани режима работы устройства, поступает на управл ющий вход регистра 1 (кода итерации ) и определ ет режим последовательного занесени информации в этот регистр. Сигналам считывани операн- дов дл обработки соответствуют импульсы на тактовом входе 12 устройства , поступающие на второй вход счетчика 4 адресов. Импульсы переполнени с выхода 6 переполнени счетчи ка 4 адресов проход т на выход зле- мента ИЛИ 7 и поступают на тактовый вход регистра 1 (кода итерации). Так как на информационном входе последовательного занесени регистра 1 (кода итерации), подключенном к входу 8 устройства, присутствует логическа единица, то регистр 1 (кода итерации) последовательно заполн етс единицами со стороны младшего разр да. Таким образом, на последней итерации сдвиговый ре- 1 кода итерации иахо- в состо нии все единицы коммутации дл коммута- 3 - Зр I представле- табл.2, а дл коммута

гистр дитс Закон торов ны в торов

3,- в

табл.3.

Таблица 2

ТаблицаЗ

Управл ющий вход

Номер информационного входа, коммутируемого на выход

30

О 1

Claims

Формула изобретени

Устройство дл формировани адресов алгоритма быстрого преобразовани Фурье, содержащее R(R - разр дность адреса) коммутаторов и счетчик адресов , счетный вход которого вл етс тактовым входом устройства, а выход J-го (,,R) коммутатора вл етс выходом J-го разр да адреса устройства , отличающеес тем, что, с целью упрощени устройства, оно содержит элемент ИЛИ и (R-1)-разр дный :1виговый регистр, выход -го (, R-1) разр да которого подключен к первому управл ющему входу (R.-;-1-i )-го коммутатора и к второму управл ющему входу (R-i)-ro коммутатора, первый и вт-орой информационные входы R -го коммутатора подключены к выходам соответственно первого и R-ro разр дов счетчика адресов, выход (i+1)-ro разр да которого подключен к первому информадаонному входу 1-го коммутатора , второй и формагу онньтй вход которого подключен к выходу первого разр да счетчика адрес В выход Р-го разр да которого (,) подключен к третьему информащюнному входу f-ro коммутатора, выход переполнени счетчика адресов подключен к первому входу элемента ИЛИ, выход которого подключен к тактовому входу сдвигового регистра, вход разрешени

Редактор С.Саенко

Составитель А.Баранов

Техред О.Сопко Корректор С.Шекмар

Заказ 2772/51 Тираж 671Подписное

ВНШПИ Государственного комитета СССР

по делам изобретений и открытий 113035, Москва, Ж-35, Раушска наб., д. 4/5

.Производственно-полиграфическое предпри тие, г.Ужгород, ул.Проектна , 4

записи которого вл етс входом задани режима работы устройства входом начального значени которого вл ютс соединенные между собой входы (R-1)- разр дного сдвигового регистра, вход обнулени которого соединен с входом обнулени счетчика адресов и вл етс входом сброса устройства, устано- вочным входом которого вл етс второй вход элемента ИЖ.