SU1196950A1 - Устройство для управления динамическим накопителем - Google Patents
Устройство для управления динамическим накопителем Download PDFInfo
- Publication number
- SU1196950A1 SU1196950A1 SU843723921A SU3723921A SU1196950A1 SU 1196950 A1 SU1196950 A1 SU 1196950A1 SU 843723921 A SU843723921 A SU 843723921A SU 3723921 A SU3723921 A SU 3723921A SU 1196950 A1 SU1196950 A1 SU 1196950A1
- Authority
- SU
- USSR - Soviet Union
- Prior art keywords
- input
- output
- control
- address
- frequency
- Prior art date
Links
Landscapes
- Electronic Switches (AREA)
Description
Изобретение относится к вычислигельной технике в частности к устройствам управления запоминающих устройств динамического типа, и может быть использовано при построе- 5 нии буферных накопителей информации.
Цель изобретения - упрощение устройства управления буферным динамическим накопителем.
На фиг.1 представлена структур- 10 ная схема предлагаемого устройства; на фиг.2 - временные диаграммы, поясняющие работу узлов устройства.
Устройство содержит счетчик 1 адреса, мультиплексор 2, делитель 3 ,5
частоты, ждущий мультивибратор 4, вход 5, управляющие выходы 6-8 и адресные выходы 9.
Устройство управления работает следующим образом. 20
С входа 5 тактовая частота одновременно поступает на вход счетчика 1 адреса, на управляющий вход мультиплексора 2, а также на вход делителя 3 частоты и на вы- 25
ход 6, который является выходом сигнала выборки строк. (ВАЗ). Частота поступления этого сигнала, равная частоте тактовых сигналов, выбираемся, такой, чтобы -р- - Ν,
где £ - частота генерации;
N - простое число из ряда 3,5,
7,11,...;
Г - частота, с которой в устройстве формируются управля- 35 ющие сигналы выборки столбцов (САЗ.) и чтение/запись (НЕ).
Это частота обращения в буферный накопитель. 40
Например, для записи речевой информации телефонного канала и при использовании микросхем с минимальной частотой регенерации 128' кГц частота Г = 8 кГц, N. = ЗГ, а Г = ΚΝ = 248 кГц.
Сигнал выборки строк (САЗ) снимается непосредственно с делителя 3 частоты, он представлен в виде им- 50 пульсов с частотой Г. Этот же сигнал поступает на вход ждущего мультивибратора 4, на выходе которого формируется сигнал чтение/запись (НЕ), задержанный и укороченный по отно- 55 шению к сигналу САЗ. Сигнал чтение/запись поступает в ОЗУ только в режиме записи, что достигается
его коммутацией техническими средствам!:, например пультом управления.
С поступлением каждого импульса тактовой частоты срезом импульса ВАЗ фиксируется адрес строки в накопителе, соответствующий предшествующему состоянию счетчика 1. Далее мультиплексором 2 коммутируются выходы разрядов счетчика 1 адреса, меняется состояние делителя 3,и, в случае появления на его выходе импульса САЗ в режиме считывания, фиксируется его срезом адрес столбца в накопителе, соответствующий предшествующему состоянию адреса, и изменяется состояние счетчика 1. Каждому импульсу САЗ соответствует задержанный и укороченный мультивибратором 4 импульс НЕ на выходе '8 устройства, который в режиме записи поступает на вход "Запись-считывание" ОЗУ.
В интервал времени ΐ, (фиг.2) происходит регенерация Ν-1 строк накопителя. При поступлении ТЯ-го импульса в интервал времени ΐ2 производится запись или считывание информации, в случае отсутствия обращения к памяти в режиме хранения информации регенерации Ν-й строки. Далее в интервал времени ΐ следует · регенерация последующих Ν-1 строк (ο'Ν+Ι по 2Ν-1). По окончании первого цикла работы счетчика вне зависимости от обращения к динамическому накопителю'происходит регенерация всех точек накопителя, · при этом число циклов регенерации равно числу столбцов. В случае обращения к памяти происходит также запись или считывание в ячейки, число которых равно емкости памяти, деленной на Ν. Поскольку емкость памяти не кратна Ν, в следующий цикл работы счетчика производится обращение к другому такому же количеству ячеек. Таким образом обеспечивается перебор всех ячеек буферного накопителя.
Когда счетчик приходит в состоя-, ние, равное число строк, кончается первый цикл регенерации.Например, для интегральной схемы типа К565РУ это происходит при поступлении 256 импульса тактовой частоты, одновременно при этом в случае обращения к памяти происходит запись или считывание в ячейки, количество которых есть целая часть числа, рав1196950
но го числу строк, деленному на Ν. Далее с приходом следующего импульса начинается новый цикл регенерации с возможностью обращения в ОЗУ при каждом ΡΝ импульсе, где ΡΝ - це лое число и т.д.
Claims (1)
- УСТРОЙСТВО ДЛЯ УПРАВЛЕНИЯ ДИНАМИЧЕСКИМ НАКОПИТЕЛЕМ, содержащее’ ίсчетчик адресов, вход которого является тактовьйя входом устройства, выходы счетчика адресов подключены к информационным входам мультиплексора, выход которого является адресным выходом устройства, отличающееся тем, -что, с целью его упрощения, оно содержит вдущий мультивибратор и делитель частоты, вход которого подключен к входу счетчика адресов, к управляющему входу мультиплексора и является первым управляющим выходом устройства, выход делителя частоты подключен к входу ждущего мультивибратора и является вторым управляющим входом устройства, выход ждущего мультивибратора является третьим управляющим выходом устройства.Фиг. 1мАСОс*соел1 . 1196950
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
SU843723921A SU1196950A1 (ru) | 1984-04-11 | 1984-04-11 | Устройство для управления динамическим накопителем |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
SU843723921A SU1196950A1 (ru) | 1984-04-11 | 1984-04-11 | Устройство для управления динамическим накопителем |
Publications (1)
Publication Number | Publication Date |
---|---|
SU1196950A1 true SU1196950A1 (ru) | 1985-12-07 |
Family
ID=21112543
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
SU843723921A SU1196950A1 (ru) | 1984-04-11 | 1984-04-11 | Устройство для управления динамическим накопителем |
Country Status (1)
Country | Link |
---|---|
SU (1) | SU1196950A1 (ru) |
-
1984
- 1984-04-11 SU SU843723921A patent/SU1196950A1/ru active
Similar Documents
Publication | Publication Date | Title |
---|---|---|
US4825411A (en) | Dual-port memory with asynchronous control of serial data memory transfer | |
US4961169A (en) | Method of and apparatus for generating variable time delay | |
US4903242A (en) | Serial access memory circuit with improved serial addressing circuit composed of a shift register | |
JP3078934B2 (ja) | 同期型ランダムアクセスメモリ | |
US5319596A (en) | Semiconductor memory device employing multi-port RAMs | |
US4503525A (en) | Common circuit for dynamic memory refresh and system clock function | |
GB1422819A (en) | Matrix data manipulator | |
SU1196950A1 (ru) | Устройство для управления динамическим накопителем | |
US3836892A (en) | D.c. stable electronic storage utilizing a.c. stable storage cell | |
SU1305776A1 (ru) | Запоминающее устройство с последовательной записью и считыванием | |
KR970051298A (ko) | 반도체 메모리 회로 | |
JP2667702B2 (ja) | ポインタリセット方式 | |
SU1575237A1 (ru) | Буферное запоминающее устройство | |
SU1478257A1 (ru) | Многоканальное буферное запоминающее устройство | |
EP0288774A3 (en) | High density, high performance register file circuit | |
SU1226473A1 (ru) | Устройство дл сопр жени источника и приемника информации | |
SU1485259A1 (ru) | Устройство управления обращением к памяти | |
JPH0659111B2 (ja) | 時間スイッチ | |
SU1160472A1 (ru) | Буферное запоминающее. устройство | |
SU1660052A1 (ru) | Запоминающее устройство | |
SU1383445A1 (ru) | Устройство дл задержки цифровой информации | |
SU1553982A1 (ru) | Буферное запоминающее устройство | |
SU1179362A1 (ru) | Устройство дл сопр жени с пам тью | |
SU1358003A1 (ru) | Устройство дл контрол блоков оперативной пам ти | |
GB2249646A (en) | Data store |