SU1182529A1

SU1182529A1 - Устройство сопряжения процессора с арифметическим расширителем

Info

Publication number: SU1182529A1
Application number: SU843717050A
Authority: SU
Inventors: Mark I Rojzen; Sergej D Boronenko; Aleksej N Kamenkov; Lyudmila I Konyakhina
Original assignee: Rojzen Mark; Sergej D Boronenko; Aleksej N Kamenkov; Konyakhina Lyudmila
Priority date: 1984-03-28
Filing date: 1984-03-28
Publication date: 1985-09-30

Description

Изобретение относится к вычислительной технике и может быть использовано в устройствах обработки информации для подключения устройства расширения арифметики к ЭВМ. 5

Целью изобретения является повышение быстродействия.

На чертеже изображена блок-схема устройства.

.Устройство содержит магистральный Ю приемопередатчик 1, элемент ИЛИ 2, элемент И 3, блок памяти 4, триггеры 5-9, элемент ИЛИ 10, одновибраторы 11-15, информационный вход 16 устройства, информационный вход- 15 выход 17 устройства, информационный выход 18 устройства, выходы 19 записи микрокоманды, 20 записи первого операнда, 21 записи второго операнда, считывания первой 22 и второй 23 20

группы разрядов результата устройства, входы 24 начальной установки,

25 признака адреса данных,26 признака ввода и 27 признака вывода данных устройства. 25

Устройство работает следующим образом.

При обмене информацией с входавыхода 17 через магистральный приемопередатчик по выходу 18 на адрес- 30 ный вход блока 4 поступает адрес ячейки памяти. По адресам в блоке 4 записан двоичный код, который является признаком для формирования сигналов записи-считывания, поступающих ,,

на управляющие выходы 19-23 устройства .

По управляющему сигналу с входа 25 устройства двоичный код из блока 5 4 поступает в триггеры 5-9. Запись сигнала "1" в триггеры 5-9 является разрешением срабатывания одновибраторов 1115 при приходе с входов 26 и 27 устройства управляющих сигналов признаЮ ков ввода-вывода данных. Магистральный приемопередатчик 1 работает на выдачу информации на вход-выход 17 •при считывании результата, в осталь♦ ных случаях ^д на прием из нее. Сброс 15 устройства происходит по сигналу, поступающему с входа 28 устройства. Такая организация позволяет формировать сигналы записи операндов при , обращении к любому адресу, по которого му в блоке 4 в разрядах втором и третьем записана ”1".

При использовании предлагаемого технического решения организация об25 мена с устройством имеет вид:

МО ^?У, X - загрузка микрокоманды;

ΜΟνΚ, М - считывание первой половины результата;

ΜΟνΑ, В - считывание второй поло30 вины результата,

где X , К, А -произвольные адреса, а У( М, В - адреса, по которым в блок 4 устройства сопряжения процессора с ”1" в разрядах один, четыре и пять 25 соответственно.

1182529

Claims

УСТРОЙСТВО СОПРЯЖЕНИЯ ПРОЦЕССОРА С АРИФМЕТИЧЕСКИМ РАСШИРИТЕЛЕМ, содержащее два триггера, два одновибратора, первый элемент ИЛИ, элемент И и магистральный приемопередатчик, причем входы установки

в ноль первого и второго триггеров подключены к входу начальной установки устройства, информационный входвыход которого подключен к информационному входу-выходу магистрального приемопередачика, выход которого подключен к информационному выходу устройства, информационный вход которого подключен к входу магистрального приемопередатчика, выходы первого и второго одновибраторов подключены соответственно к выходу записи микрокоманды устройства и к выходу ' записи первого операнда устройства, отличающееся тем, что, с Целью повышения быстродействия, в него дополнительно введены три триггера, три одновибратора, второй элемент ИЛИ и блок памяти, причем выход магистрального приемопередатчика подключён к адресному входу блока памяти, выходы которого с первого по пятый подключены к информационным входам триггеров соответственно с первого по пятый, выходы которых подключены к разрешающим входам одновибраторов соответственно с первого по пятый,входы установки в ноль триггеров с третьего по пятый подключены к входу начальной установки устройства й к выходу начальной установки устройства, входы признаков ввода данных и вывода данных устрой- ί ства подключены к входам первого &

элемента ИЛИ·, выход которого под- @

ключей к входам запуска второго и третьего одновибраторов, вход запуск ка первого одновибратора подключен к входу признака вывода данных устройства, вход признака ввода данных которого подключен к первому входу элемента И и к входам запуска четвертого и пятого одновибраторов, выходы которых подключены к выходам

считывания соответственно первой и второй группы разрядов результата устройства, выход записи второго операнда устройства подключён к выходу третьего одновибратора, выходы четвертого и пятого триггеров подключены к входам второго элемента ИЛИ, выход которого подключен к второму входу элемента И, выход которого подключен к управляющему входу, магистрального приемопередатчика, вход признака адреса данных устройства подключен к входам синхронизации триггеров с первого по пятый.

1182529

1

1 182529
2