SU1168936A1 - Микропрограммное устройство управлени - Google Patents
Микропрограммное устройство управлени Download PDFInfo
- Publication number
- SU1168936A1 SU1168936A1 SU833599829A SU3599829A SU1168936A1 SU 1168936 A1 SU1168936 A1 SU 1168936A1 SU 833599829 A SU833599829 A SU 833599829A SU 3599829 A SU3599829 A SU 3599829A SU 1168936 A1 SU1168936 A1 SU 1168936A1
- Authority
- SU
- USSR - Soviet Union
- Prior art keywords
- input
- output
- register
- block
- micro
- Prior art date
Links
Landscapes
- Multi Processors (AREA)
Abstract
1. МИКРОПРОГРАММНОЕ УСТРОЙСТВО УПРАВЛЕНИЯ, содержащее блок посто нной пам ти, блок формировани адреса микрокоманд, регистр микрокоманд , регистр начала микропрограммы, регистр конца микропрограммы, дешифратор адреса, триггер управлени , генератор импульсов , четыре элемента ИЛИ, группу из N-1 элемента ИЛИ, блок элементов ИЛИ, Г1 ть элементов И, два блока элементов И и элемент задержки, причем первый и второй информационные входы и выход блока формировани адреса микрокоманд соединены соответственно с входом логических условий устройства, входом кода операций устройства и адресным входом блока посто нной пам ти, выход которого подключен к информационному входу регистра микрокоманд, выход адреса и выход микроопераций регистра микрокоманд соединены соответственно с третьим информационным входом блока формирова11и адреса микрокоманд и первым входом первого блока элементов И, выход которого подключен к выходу микроопераций устройства, выход метки передачи управлени регистра микрокоманд соединен с пр мым входом первого элемента И, выход метки начала параллельных участков регистра микрокоманд подключен к пр мому входу второго элемента И, единичный выход триггера управлени соединен с входом генератора импульсов, первый и второй выходы которого подключены к входам синхронизации соответственно блока формировани адреса микрокоманд и регистра микрокоманд , i-й вход блока элементов И
Description
коммутаторов и входом синхронизации регистра конца микропрограммы, i-й единичный вход регистра начала микропрограммы подключен к i-му входу метки начала параллельных участков устройства и i-му входу третьего элемента ИЛИ, выход которого соединен с единичным входом триггера начала микропрограммы, i-й нулевой вход регистра конца микропрограммы подключен к i-му входу метки конца параллельных участков устройства, выход блока элементов ИЛИ соединен с четвертым информационным входом блока формировани адреса микрокоманд и входом четвертого элемента ИЛИ, выход которого подключен к второму входу первого элемента ИЛИ, выход пол метки конца параллельных участков регистра микрокоманд соединен с нулевым входом триггера начала микропрограммы, N-M входом третьего элемента И и вторым входом второго элемента ИЛИ, выход которого подключен к входу третьего одновибратора, а выход третьего одновибратора соединен с нулевым входом триггера управлени , первый и второй входы и выход четвертого элемента И подключены соответственно к нулевым выходам триггера начала и конца микропрограммы и входу четвертого одновибратора , выход которого соединен с вторыми входами второго блока элементов И и входом элемента задержки, первый и второй входы и выход п того элемента И подключены соответственно к единичному выходу триггера конца микропрограммы, выходу третьего элемента И и входу п того одновибратора , выход которого соединен с нулевым входом триггера конца микропрограммы и третьим входом первого элемента ИЛИ, первый, второй и третий информационные входы и первый и второй выходы i-ro коммутатора подключены соответственно к выходу адреса и выходу микроопераций регистра
микрокоманд, выходу i-ro элемента ИЛИ группы, i-му выходу метки начала параллельных участков и i-му выходу адреса устройства , информационный вход дешифратора адреса соединен с выходом микроопераций регистра микрокоманд и входом i-ro элемента ИЛИ группы, выход которого подключен к i-му информационному входу регистра конца микропрограммы, i-й выход второго блока элементов И соединен с i-м выходом метки конца параллельных участков устройства, а выход конца работы первого блока элементов И подключен к третьему входу второго элемента ИЛИ.
2. Устройство по п. 1, отличающеес тем, что блок формировани адреса микрокоманд содержит мультиплексор, группу элементов И, элемент ИЛИ, группу элементов ИЛИ и регистр адреса микрокоманд, информационный вход, вход синхронизации и выход которого соединены соответственно с выходами элементов ИЛИ группы, входом синхронизации и выходом блока, информационный вход, управл ющий вход и выход мультиплексора подключены соответственно к первому информационному входу блока, первой группе выходов элементов И группы и первому входу элемента ИЛИ, второй вход которого соединен с выходом модифицируемого разр да второй группы выходов элементов И группы, первые и вторые входы которых подключены соответственно к третьему информационному входу и входу разрешени приема блока, первые входы элементов ИЛИ группы соединены с вторым информационным входом блока, вторые входы элементов ИЛИ группы подключены к выходам немодифицируемых разр дов второй группы выходов элементов И группы и выходу элемента ИЛИ, а третьи входы элементов ИЛИ группы соединены с четвертым информационным входом блока.
1
Изобретение относитс к цифровой вычислительной технике и может быть использовано при построении микропрограммных устройств управлени распределенных вычислительных систем, проектируемых на однотипных БИС и реализующих параллельные алгоритмы обработки информации.
Цель изобретени - расширение области применени устройства за счет обеспечени одновременного выполнени параллельных участков программ и микропрограмм.
На фиг. 1 и 2 показана функциональна схема микропрограммного устройства управлени (МПУУ); на фиг. 3 - функциональна схема блока формировани адреса микрокоманд; на фиг. 4 - форматы микрокоманд устройства; на фиг. 5 - алгоритм работы устройства; на фиг. 6 - пример функционировани распределенной параллельной вычислительной системы; на фиг. 7 - временна диаграмма работы распределенной параллельной вычислительной системы, соответствующа примеру (фиг. 6).
На фиг. 1 и 2 приведены блок 1 посто нной пам ти, блок 2 формировани адреса микрокоманд, регистр 3 микрокоманд с пол ми: 4 - адреса следующей микрокоманды , 5 - микроопераций, 6 - метки Mj
передачи управлени , 7 - метки Mj начала параллельных участков микропрограммы, 8 - метки Мз конца параллельных участков микропрограммы, регистр 9 начала микропрограммы , регистр 10 конца микропрограммы , дешифратор 11 адреса триггер 12 управлени , триггер 13 конца микропрограммы , триггер 14 начала микропрограммы, генератор 15 импульсов, первый элемент ИЛИ 16, второй элемент ИЛИ 7, третий элемент ИЛИ 18, четвертый элемент ИЛИ 19, группу из (N-1) элементов ИЛИ 20.1-20.N-1, блок 21 элементов ИЛИ, элемент ИЛИ-НЕ 22, первый элемент И 23, второй элемент И 24, третий элемент И 25, четвертый элемент И 26, п тый элемент И 27, первый блок 28 элементов И, второй блок 29 элементов И, третий одновибратор 30, первый одновибратор 31, второй одновибратор 32, четвертый одновибратор 33, п тый одновибратор 34, первый-(N-1)-й коммутатор 35.1-35.N-1 соответственно, элемент 36 задержки, вход 37 логических условий устройства, вход 38 кода операции устройства , вход 39 пуска устройства, группа входом 40 адреса устройства, первый- (N-1)-й входы 41.1-41.N-1 меток начала параллельных участков соответственно, первый-(N-1)-й входы 42.1-42.N-1 меток конца параллельных участков соответственно , выход 43 микроопераций устройства , группа выходов 44 адреса устройства, первый-(N-1)-й выходы 45.1-45.N-1 меток начала параллельных участков соответственно , первый-(N-1)-й выходы 46.1 - 46.N-1 меток конца параллельных участков соответственно.
Блок 2 (фиг. 3) формировани адреса микрокоманд содержит группу 47 элементов И, мультиплексор 48, элемент ИЛИ 49, группу элементов ИЛИ 50, регистр 51 адреса микрокоманд.
Блок 2 (фиг. 3) формировани адреса микрокоманд предназначен дл формировани исполнительного адреса очередной микрокоманды и адреса микрокоманды при передаче управлени на данное МПУУ. На вход 38 блока поступает код операции, который задает начальный адрес последовательного участка МП. Код операции, пройд через группу элементов ИЛИ 50, поступает на вход регистра 51 и записываетс в него с приходом на вход блока 2 синхроимпульса €. Адрес очередной микрокоманды и код логических условий поступает на вход группы 47 элементов И, код логических условий с Выхода группы 47 поступает на вход мультиплексора 48, на другой вход которого с входа 37 блока 2 поступают значени логических условий. Мультиплексор 48 предназначен дл выбора одного из значений логи ческих условий, поступающих на вход 37. Выбор значени логического услови происходит в зависимости от кода логического
услови , поступающего на другой вход м,iS;типлексора 48. Мультиплексор 48 pcaniisyoi следующую логическую функцию:
,
У-,Ух,Ль
гдех - значение i-ro логического услови на входе 37 блока 2;
Л; Л Kj,
10
Kj, если в соответствующем разр де ногде л 4 регистра 3 (фнг. 1) записана
Kj
Kj, если в соответствующем разр де пол 4 регистра 3 записан m-разр дность значений логических условий , поступающий на вход 37 блока 2 (фиг. 3);
П - разр дность кода логических условий , поступающего на вход мультиплексора 48.
Элемент 49 предназначен дл модификации разр да адреса следующей микрокоманды в соответствии со значением провер емого логического услови . Группа элементов ИЛИ 50 формирует исполнительный адрес м.икрокоманд, а регистр 51 служит дл его записи. Регистр 3 микрокоманд служит дл записи микрокоманды, считанной с блока 1. Регистр 9 предназначен д„1 записи меток начала параллельных участков микропрограммы и выдачи сигналов конца параллельных участков микропрограммы, если устройство работает в режиме «ведомого. Регистр 10 служит дл записи сигналов начала параллельных участков микропрограммы и окончани параллельных участков микропрограммы «ведомыми модул ми распределенной вычислительной системы. Данное устройство работает в режиме «ведущего .
0 Дещифратор 11 адреса предназначен длн преобразовани кода адреса модул , на который передаетс управление и управл ет выбором одного из коммутаторов 35.1-35 .N-1. Триггер 12 служит дл управлени работой генератора 15 синхроимпульсов.
Триггер 13 конца микропрограммы предназначен дл управлени работой устройства в режиме «ведущего. Триггер 14 начала микропрограммы предназначен дл управлени работой устройства в режиме «ведомого.
Q Генератор 15 синхроимпульсов формирует на своих выходах две последовательности сдвинутых одна относительно другой синхроимпульсов tj и fg-Элемент ИЛИ 16 формирует сигнал пуска устройства от внешнего сигнала, поступающего на вход 39 уст5 ройства, сигнала, сформированного элементом 25 (устройство работает в режиме «ведущего ), а также от сигнала, сформирован ного элементом 19 (передача управлени
устройству). Элемент 17 формирует сигнал останова устройства при передаче управлени на другое устройство, при ожидании сигналов окончани параллельных участков от устройств, работающих в режиме «ведомого , а также от сигнала микрооперации при окончании программы. Блок 21 формирует адрес последовательного или параллельного участка микропрограммы при передаче управлени на данное устройство. Элемент 19 предназначен дл формировани сигнала пуска устройства при передаче управлени . Группа элементов ИЛИ 20.1 - 20.N-1 предназначена дл формировани сигналов начала параллельных участков микропрограммы дл устройств, работающих в режиме «ведомых. Необходимость введени элементов ИЛИ 20.1-20.N-1 обусловлена тем, что устройство в режиме параллельной работы может передавать управление не всем N-1 модул м одновременно, а части из них. Причем комбинаьщи инициируемых модулей в различных част х программы могут быть различными. Дл этого к входам элементов ИЛИ 20.1-20.N-1 подключаютс те группы выходов пол 5, в которых записываютс коды адресов передачи управлени Antp.i, А .K-i соответствующие номерам модулей, инициируемых дл параллельной работы (фиг. 4).
Элемент 18 формирует сигнал дл перевода триггера 14 в единичное состо ние при работе устройства в режиме «ведомого. Элемент 22 формирует нулевой сигнал при передаче управлени или при инициировании параллельных участков микропрограмм. Элемент И 23 и одновибратор 31 формируют управл ющий сигнал дл преобразовани кода адреса при передаче управлени на другое устройство. Элемент 24 и одновибратор 32 формируют управл ющий сигнал при инициализации параллельных участков микропрограмм. Блок 28 управл ет прохождением сигналов микроопераций на выход 43 устройства. Элемент 26 и одновибратор 33 формируют сигнал сброса регистра 9 и сигнал окончани параллельного участка устройством , работающим в режиме «ведомого Элемент 27 и одновибратор 34 формируют сигнал установки триггера 13 в исходное (нулевое) состо ние, а также сигнал запуска устройства, работающего в режиме «ведущего , после окончани параллельных участков модул ми распределенной параллельной вычислительной системы. Блок 29 элементов формирует сигнал окончани параллельного участка микропрограммы «ведомым устройством.
Одновибратор 30 формирует единичный сигнал обнулени триггера 12 на своем выходе при смене на его входах низкого потенциала на высокий. Одновибраторы 30-34 формируют единичный сигнал на своих выходах при смене на их входах низкого потенциала на высокий. Длительность выходных сигналов, формируемых одновибраторами 30 и 34, обеспечивает надежное переключение триггеров 12 и 13. Длительность выходных сигналов одновибраторов 31, 32 и 33 равна требуемой длительности сигналов на выходах 44 устройства. Кроме того, одновибратор 33 обеспечивает сброс в исходное состо ние регистра 9. Группа коммутаторов 35.1-35.N-1 предназначена дл коммутации адресов последовательных и параллельных участков микропрограммы в зависимости от режима работы устройства. Элемент 36 предназначен дл формировани импульса сброса регистра 9, задержанного
5 на врем считывани информации из регистра 9.
Устройство функционирует в двух основных режимах. Режим реализации последовательного участка микропрограммы включает выполнение последовательного участка микропрограммы , передачу управлени другому модулю распределени вычислительной системы и прием управлени .
В режиме реализации параллельного участка микропрограммы (МП) устройство
5 работает в режиме «ведущего, т.е. инициирует выполнение параллельных участков МГ1 другими модул ми и управл ет выполнением одного из параллельных участков МП, и работает в режиме «ведомого, т.е. принимает от «ведущего сигнал начала параллельного участка, выполн ет его и после окончани отсылает «ведущему устройству сигнал конца выполнени параллельного участка.
Принцип действи МПУУ модул расг пределенной вычислительной системы рассмотрим на примере алгоритма работы устройства (фиг. 5). Работа распределенной вычислительной системы начинаетс с реализации последовательного участка МП одним из модулей распределенной вычислительной
0 системы. Формат микрокоманд при выполнении последовательного участка представлен форматом А (фиг. 4). Формат А имеет следующие пол : Асд - адреса очередной микрокоманды, КЛУ - кода логических усг ловий, МО - микроопераций, М, Mj, Mj - управл ющих меток, равных нулю. При передаче управлени другому модулю метки MJ равна «1. Передача управлени другому модулю происходит после реализации всей МП, хранимой в пам ти модул . Формат В вл етс форматом микрокоманды, по которой производитс передача управлени . Поле Алср. определ ет адрес микрокоманды , принадлежащей модулю, на который производитс передача управлени . Поле 1Члод определ ет номер модул , на
5 который производитс передача управлени . Оператор 2 (фиг. 5) отображает выполнение последовательного участка программы. Оператор 4 определ ет выбор направлени выполнени алгоритма в зависимости от значени MI.. Оператор 6 определ ет, есть ли параллельные участки программы дл выполнени их другими модул ми. Метка Mj равна «1 в микрокоманде формата С. Микрокоманда формата С (фиг. 4) определ ет начало параллельных участков и имеет следующие пол : А.СЛ. - адрес начала параллельного участка, выполн емого в данном модуле; Ajiep, - адрес начала параллельного участка, выполн емого i-M модулем, метки Mj равны нулю. Операторы 8, 9, 10, 14 и 15 определ ют выполнение параллельного участка «ведущим модулем. Операторы 11, 12 и 13 задают алгоритм выполнени параллельного участка «ведомым модулем («ведущий и «ведомый модули при этом работают параллельно ). Сигналы окончани параллельных участков МП инициируютс меткой Мз, котора равна «1 в макрокомандах формата D. «Ведущий модуль, окончив выполнение своего параллельного участка, ожидает прихода сигналов, сигнализирующих об окончании выполнени параллельных участков «ведомыми модул ми. После прихода сигналов об окончании параллельных участков МП от всех «ведомых модулей (оператор 15, фиг. 5) происходит продолжение выполнени последовательного участка. Если во врем реализации последовательного участка программы происходит окончание программы (символ 3), то работа системы на этом заканчиваетс . На фиг. 6 показан пример функционировани распределенной параллельной вычислительной системы, состо щей из четырех модулей. Работа распределенной вычислительной системы начинаетс с реализации последовательного участка программы МП модулем KI- Модуль К инициирует параллельное выполнение участков, закрепленных за модул ми KI-К причем модуль KI .работает в режиме «ведущего, а модули Кг- К - в режиме «ведомых. По окончании выполнени всех параллельных участков модул ми KI-К модуль KI продолжает выполнение последовательного участка и после его окончани передает управление модулю Кг, который в свою очередь инициирует параллельную работу модулей KI-К и т.д. Работа системы заверщаетс окончанием выполнени параллельного участка модулем К. На фиг. 7 показана временна диаграмма работы распределенной вычислительной системы , состо щей из четырех модулей. Рассмотрим работу устройства при выполнении им функций модул К-. в течение интервала времени Т устройство выполн ет последовательный участок программы (блок 2, фиг. 5). Осуществл в етс проверка логических условий (блоки 3, 4, 6, 7), и устройство переходит в режим выполнени параллельного участка в качестве «ведущего модул (блоки 8 и 9 алгоритма). При этом устройство запускает модули Кг-К дл реализации параллельных участков программы. После заверщени выполнени параллельных участков устройство переходит к реализации последовательного участка. По окончании интервала времени Та устройство передает управление модулю Кг. В течение интервалов времени , Tj/ и устройство работает в режиме «ведомого модул . Анализ диаграммы позвол ет определить выигрыщ во времени по сравнению с вычислительной системой, котора построена на известных модул х и последовательно реализует параллельные участки программы. Рассмотрим работу устройства. Режим реализации последовательного участка МП. В исходном состо нии все триггеры и регистры устройства наход тс в нулевом состо нии . В блоке 1 записаны микрокоманды последовательных и параллельных участков МП. Работа устройства начинаетс с подачей сигнала пуска на вход 39 устройства и с приходом кода операции на вход 38 устройства. Сигнал пуска через элемент 16 поступает на единичный вход триггера 12 и устанавливает его в единичное состо ние. Единичный сигнал с единичного выхода триггера 12 поступает на вход генератора 15, который начинает формировать две последовательности синхроимпульсов С иCj.. сдвинутых одна относительно другой. Код операции , поступающий на вход 38 устройства и задающий начальный адрес последовательного участка МП, поступает н вход 38 блока 2 и с приходом синхроимпульса Cj на управл ющий вход блока 2 формирует исполнительный адрес микрокоманды, который с выхода блока 2 поступает на вход блока 1. Микрокоманда из блока 1 записываетс в регистр 3 с приходом на вход регистра 3 синхроимпульса . В результате записи в регистр 3 из пол 4 регистра 3 на вход блока 2 поступает адрес следующей микрокоманды () и код логических условий (КЛУ). Сформированный исполнительный адрес очередной микрокоманды с приходом на вход блока 2 синхроимпульса ti с выхода блока 2 поступает на вход блока 1. Из пол 5 регистра 3 сигналы микроопераций поступают на вход блока 28, на другой вход которого поступает единичный сигнал, разрещающий прохождение сигналов микроопераций через блок 28. В результате на выход 43 устройства поступают сигналы микроопераций. Единичный сигнал на вход блока 28 поступает с выхода элемента 22, так как на входах элемента 22 присутствуют нулевые сигналы (пол 6 и 7 меток MI и Mji соответственно регистра 3 равны «О). Сигналы микроопераций из пол 5 регистра 3 не вли ют на работу дешифратора 11, так как на управл ющий вход дешифратора 11 поступает нулевой сигнал, который запреш,ает работу дешифратора 11. В результате на выходе дешифратора 11 отсутствуют управл юш,ие сигналы, которые управл ют прохождением сигналов из пол 5 регистра 3 через группу коммутаторов 35.1-35.N-1. Втора микрокоманда считываетс из блока 1 и записываетс в регистр 3 по синхроимпульсу Cj. В дальнейшем работа устройства аналогична предыдущим тактам работы устройства. Формат микрокоманд в данном режиме представлен форматом А (фиг. 3). Рассмотрим следующий этап работы устройства в данном режиме - этап передачи управлени на другой модуль распределенной параллельной вычислительной системы. После окончани последовательного участка МП в регистр 3 записываетс микрокоманда формата В (фиг. 4). Единичный сигнал из пол 6 регистра 3, пройд через элемент 22, запрещает прохождение информации через блок 28. Кроме того , единичный сигнал (метка MI), поступа на вход блока 2, запрещает прохождение кода Ane.j. Из пол 4 регистра 3 дл формировани исполнительного адреса микрокоманды код Ацер, поступает на входы группы коммутаторов 35.1-35.N-1 проходит через один из коммутаторов в зависимости от кода номера модул цоц поступающего из пол 5 регистра 3 на вход дешифратора 11. Единичный сигнал из пол 6 регистра 3, пройд через элемент 23 (на инверсный вход элемента 23 поступает нулевой сигнал из пол 7 регистра 3), поступает на вход одновибратора 31. Одновибратор 31 формирует управл ющий сигнал, поступающий на вход дешифратора 11. Последний преобразует код номера модул , на который производитс передача управлени , и сигналом на одном из своих выходов выбирает коммутатор из группы коммутаторов 35.1-35.N-1. В результате на один из выходов группы выходов 44 устройства передаетс начальный адрес последовательного участка МП, который выполн етс следующим модулем распределенной вычислительной системы. Единичный сигнал (метка Mj), проходит через элемент 17 и, сформированный одновибратором 30, поступает на нулевой вход триггера 12, который устанавливаетс в нулевое состо ние и тем самым выключает генератор 15. Данное устройство выключаетс и передает управление устройству микропрограммного управлени другого модул . Рассмотрим работу устройства при приеме управлени . Код адреса Апер поступает на один из входов группы входов 40 устройства в зависимости от того, от какого устройства происходит передача информации . Код адреса Ацер, пройд через блок 21, поступает на вход блока 2 и на вход элемента 19, который формирует сигнал пуска данного устройства. Сигнал пуска, пройд через элемент 16, поступает на единичный вход триггера 12 и переводит его в единичное состо ние. Единичный сигнал с единичного выхода триггера 12 поступает на вход генератора 15 и включает его. Генератор 15 начинает формировать две последовательности синхроимпульсов и tj KOTOpbie поступают на вход блока 2 и регистра 3 соответственно . С приходом на вход блока 2 синхроимпульса j. код адреса Ааер.. поступает на выход блока 2. Считанна из блока 1 по данному адресу микрокоманда записываетс в регистр 3 по синхроимпульсуti.... В дальнейшем работа устройства ничем не отличаетс от работы устройства на рассмотренных этапах в данном режиме функционировани . Выключение устройства происходит сигналом микрооперации конца работы, поступающим с выхода блока 28. Сигнал «Конец работы, прошедший через элемент 17 и сформированный одновибратором 30, переводит триггер 12 в нулевое состо ние. В результате генератор 15 выключаетс . Таким образом, в данном режиме функционировани устройства можно выделить три этапа работы: выполнение последовательного участка (формат микрокоманд А, метки Mj, MS, ,Мз равны «О); передача управлени другому модулю распределенной вычислительной системы (формат микрокоманд В, метка М равна «1); прием управлени и выполнение последовательного участка МП. Режим реализации параллельного участка МП. В данный режим работы устройство переходит из режима реализации последовательного участка, если оно работает в режиме «ведущего, и при передаче управлени от устройства, работающего в режиме «ведущего , на данное устройство, работающее в качестве «ведомого. Рассмотрим работу устройства в режиме «ведущего. В регистр 3 (фиг. 1) записываетс микрокоманда формата С (фиг. 4). Единичный сигнал (метка Mj)..c пол 7 регистра 3 (фиг. 1), пройд через элемент 22 и поступа на блок 28, запрещает прохождение информации из пол 5 регистра 3 на выход 43 устройства. Коды адресов Апср.- N-1 из пол 5 регистра 3 поступают на входы коммутаторов 35.1-35.N-1 и элементы 20.1-20. N-1 соответственно. Единичный сигнал из пол 7 регистра 3 поступает на единичный вход триггера 13 и переводит его в единичное состо ние. Кроме того, этот же сигнал, пройд через элемент 23 и поступа на вход одновибратоpa 32, формируетс и проходит на входы синхронизации регистра 10, а также на управл ющие входы коммутаторов 35.1-35.N-1. В результате сигналы с выходов элементов 20.1-20.N-1 о начале параллельных участков через коммутаторы 35.1-35.N-1 поступают на выходы 45.1 и 45.N-1 соответственно . Кроме того, эти же сигналы записываютс в регистр 10, перевод соответствующие триггеры регистра 10 в единичное состо ние. Управл ющий сигнал с выхода одновибратора 32 разрешает прохождение кода адреса Адер. через коммутатор 35.i на выход 44.i адреса устройства. Таким образом, с записью в регистр 3 микрокоманды формата С происходит: считывание кода адреса Ае,. из регистра 3 и формирование блоком 2 исполнительного (начального) адреса параллельного участка МП; выдача адресов Anep-i-Atief. -1 параллельных участков модул ми распределенной вычислительной системы, а также сигналов начала параллельных участков на группу выходов 44 устройства; запись сигналов начала параллельных участков в регистр 10. В последующем выполнение параллельного участка «ведущим устройством ничем не отличаетс от работы устройства в режиме выполнени последовательного участка МП. В момент окончани параллельного участка «ведущим модулем в регистр 3 записываетс микрокоманда формата D (фиг. 4). Единичный сигнал из пол 8 регистра 3, пройд через элемент 17, одновибратор 30, поступает на нулевой вход триггера 12 и переводит его в нулевое состо ние. Нулевой сигнал с единичного выхода триггера 12 выключает генератор 15. Единичный сигнал (метка Mj) из пол 8 регистра 3, поступа на нулевой вход триггера 14, подтверждает его исходное (нулевое ) состо ние, а также поступает на вход элемента 25. По мере окончани параллельных участков МП «ведомыми модул ми распределенной вычислительной системы на группу входов 40 устройства «ведущего модул поступают сигналы окончани параллельных участков МП, которые с входов 42.1-42.N-1 поступают на нулевые входы первого-(N-1)-го триггера регистра 10 соответственно. Триггеры регистра 10 перевод тс в нулевые состо ни . В результате с выходов регистра 10 на входы элемента 25 поступают единичные сигналы. После окончани всех параллельных участков МП на выходе элемента 25 сформируетс единичный сигнал, который пройд через элемент И 27, одновибратор 34, элемент 16, переводит триггер 12 в единичное состо ние. Единичный сигнал с выхода триггера 12 включает генератор 15, а с выхода пол 4 регистра 3 адрес очередной микрокоманды АС. поступает на вход блока 2 (микрокоманда формата D). С приходом на вход блока 2 синхроимпульса f исполнительный адрес очередной микрокоманды с выхода блока 2 поступает на вход блока 1. Таким образом, устройство переходит в режим реализации последовательного участка. Рассмотрим работу устройства в режиме «ведомого. В исходном состо нии все триггеры и регистры наход тс в нулевом состо нии . Адрес параллельного участка Ane.j поступает на входы 40 адреса устройства. Этот код, пройд через блок 21, поступает на блок 2, адрес Апер. одновременно поступает на вход элемента 19. Единичный сигнал с выхода элемента 19, пройд через элемент 16, переводит триггер 12 в единичное состо ние . Генератор 15 начинает формировать последовательности синхроимпульсов иС. С приходом на вход блока 2 синхроимпульса на выходе блока 2 сформируетс исполнительный (начальный) адрес параллельного участка МП. В последуюн ем работа устройства не отличаетс от режима реализации последовательного участка МП. Одновременно с приходом Aneji.j на один из входов группы входов 40 адреса устройства на вход 41.i поступает сигнал начала параллельного участка МП, который, пройд через элемент 18, переводит триггер 12 в единичное состо ние. Этот же сигнал поступает на единичный вход одного из триггеров регистра 9. По окончанию параллельного участка МП в регистре 3 записываетс микрокоманда формата D. В данном случае поле . микрокоманды формата D обнулено. Единичный сигнал (метка Mj),, пройд через элемент 17, одновибратор 30, поступает на нулевой вход триггера 12 и выключает генератор 15. Кроме того, этот же сигнал, поступа на нулевой вход триггера 14, переводит последний в нулевое состо ние. Единичный сигнал с нулевого выхода триггера 14, пройд через элемент 26, одновибратор 33, поступает на входы блока 29. Сигнал конца параллельного участка МП формируетс на выходе того элемента блока 29, вход которого подключен к триггеру регистра 9, наход щемус в единичном состо нии. Сигнал конца параллельного участка МП с выхода блока 29 поступает на выход 46. i и далее с i-ro выхода группы выходов 44 устройства передаетс «ведущему модулю. Единичный сигнал с выхода одновибратора 33, пройд элемент 36 и поступа на нулевые входы триггеров регистра 9, обнул ет триггер , наход щийс в единичном состо нии. Устройство готово к приему управлени дл реализации других последовательных или параллельных участков. На этом работа устройства в режиме «ведомого заканчиваетс . Оценим технико-экономическую эффективность микропрограммного устройства управлени модул распределенной вычислительной системы по отношению к базовому объекту, в качестве которого может быть выбрано микропрограммное устройство управлени ЭВМ EC-I035. Общее врем работы распределенной параллельной вычислительной системы, построенной на модул х с использованием изобретени , можно оценить выражением: + Г{тах T,, TI - Тдосл jei,ej где Тпохв. - врем реализации всех последовательных участков, выполн емых в системе; Ij -количество параллельных участков в i-M фрагменте программы; К - количество фрагментов программы распределенной вычисли ,.,.,-,.л 1 ГЛтжТ-.Т111Т1ЛГ Т тельной системы, содержащих параллельные участки. Врем работы базового объекта оцениваетс формулой Tg ТПОСА + S.Tij.,. где Тпойл. - врем реализации участков программы , которые могут выполн тьс только в форме последовательной обработки; Tjj - врем реализации j-ro параллельного участка в i-м фрагменте программы. Тогда абсолютный выигрыш в быстродейтвии системы, построенный с использованим предлагаемого устройства, по сравнению системой, использующей базовый объект, цениваетс во формуле: f l|ji lfepi| Относительный выигрыщ в быстродействии определ етс по формуле к fi + SST;.Х-т - I LT Ju jHiji J При к 4, Tj 50 НС, TU 20 не, Т 35 не, Tti 30 не, 20 не, Тг 50 не, Tj 50 НС, TZI 28 НС, Тгг 20 не, Тгз 35 НС, Т4 50 НС, Тз 50 не, Tjt 20 не, Тзг 28 НС, Т55 20 не, Tj 50 не, Т 50 НС, 20 НС, 20 не, 44 30 НС, Ts 50 НС, ЛТ 198 не, бТ 1,39. Следовательно, использование предлагаемого устройства позвол ет на 39% повысить производительность распределенной вычислительной системы, что подтверждает его технические преимущества, а именно более щирокую область применени , по отнощению к известному устройству и базовому объекту.
АСА. ,НЛУ,МО
fjep f / одул
АСЛ. //7ffl.,eA2 . . ff,t . . Формате
Асл.
НО
М, fi Mj 0 ,0 П
-{Формат А
/ 00
ц Формат в
. , , , Фор fi 0/77 2)
Фиг.4
Aj
i/i.ff
Фаг. 7
Claims (2)
- (.МИКРОПРОГРАММНОЕ УСТРОЙСТВО УПРАВЛЕНИЯ, содержащее блок постоянной памяти, блок формирования адреса микрокоманд, регистр микрокоманд, регистр начала микропрограммы, регистр конца микропрограммы, дешифратор адреса, триггер управления, генератор импульсов, четыре элемента ИЛИ, группу из N—1 элемента ИЛИ, блок элементов ИЛИ, пять элементов И, два блока элементов И и элемент задержки, причем первый и второй информационные входы и выход блока формирования адреса микрокоманд соединены соответственно с входом логических условий устройства, входом кода операций устройства и адресным входом блока постоянной памяти, выход которого подключен к информационному входу регистра микрокоманд, выход адреса и выход микроопераций регистра микрокоманд соединены соответственно с третьим информационным входом блока формирования адреса микрокоманд и первым входом первого блока элементов И, выход которого подключен к выходу микроопераций устройства, выход метки передачи управления регистра микрокоманд соединен с прямым входом первого элемента И, выход метки начала параллельных участков регистра микрокоманд подключен к прямому входу второго элемента И, единичный выход триггера управления соединен с входом генератора импульсов, первый и второй выхо- ды которого подключены к входам синхронизации соответственно блока формирования адреса микрокоманд и регистра микрокоманд, i-й вход блока элементов И (1 έΝ-l) соединен с i-м входом группы входов адреса устройства, выход элемента задержки подключен к нулевым входам регистра начала микропрограммы, единичные выходы которого соединены с первыми входами второго блока элементов И, i-й нулевой выход регистра конца микропрограммы подключен к Ему входу третьего элемента И, отличающееся тем, что, с целью расширения области применения устройства за счет обеспечения одновременного выполнения параллельных участков программ и микропрограмм, оно содержит триггер конца микропрограммы, триггер начала микропрограм- eg мы, пять одновибраторов, N-1 коммутатор и элемент ИЛИ-HE, первый и второй входы и выход которого соединены соответственно с выходами метки передачи управления и метки начала параллельных участков регистра микрокоманд и вторым входом первого блока элементов И, первый вход и выход первого элемента ИЛИ подключены соответственно к входу пуска устройства и единичному входу триггера управления, выход поля метки передачи управления регистра микрокоманд соединен с входом разрешения приема блока формирования адреса микрокоманд, инверсным входом второго элемента И и первым входом второго элемента ИЛИ, выход поля метки начала параллельных участков регистра микрокоманд подключен к единичному входу триггера конца микропрограммы и инверсному входу первого элемента И, выход которого соединен с входом первого одновибратора, выход первого одновибратора подключен к входу разрешения дешифратора адреса, i-й выход которого соединен с первым управляющим входом i-ro коммутатора, выход второго элемента И подключен к входу второго одновибратора, выход которого соединен с вторыми и третьими управляющими входами коммутаторов и входом синхронизации регистра конца микропрограммы, i-й единичный вход регистра начала микропрограммы подключен к i-му входу метки начала параллельных участков устройства и i-му входу третьего элемента ИЛИ, выход которого соединен с единичным входом триггера начала микропрограммы, i-й нулевой вход регистра конца микропрограммы подключен к i-му входу метки конца параллельных участков устройства, выход блока элементов ИЛИ соединен с четвертым информационным входом блока формирования адреса микрокоманд и входом четвертого элемента ИЛИ, выход которого подключен к второму входу первого элемента ИЛИ, выход поля метки конца параллельных участков регистра микрокоманд соединен с нулевым входом триггера начала микропрограммы, N-м входом третьего элемента И и вторым входом второго элемента ИЛИ, выход которого подключен к входу третьего одновибратора, а выход третьего одновибратора соединен с нулевым входом триггера управления, первый и второй входы и выход четвертого элемента И подключены соответственно к нулевым выходам триггера начала и конца микропрограммы и входу четвертого одновибратора, выход которого соединен с вторыми входами второго блока элементов И и входом элемента задержки, первый и второй входы и выход пятого элемента И подключены соответственно к единичному выходу триггера конца микропрограммы, выходу третьего элемента И и входу пятого одновибратора, выход которого соединен с нулевым входом триггера конца микропрограммы и третьим входом первого элемента ИЛИ, первый, второй и третий информационные входы и первый и второй выходы i-ro коммутатора подключены соответственно к выходу адреса и выходу микроопераций регистра микрокоманд, выходу i-ro элемента ИЛИ группы, i-му выходу метки начала параллельных участков и i-му выходу адреса устройства, информационный вход дешифратора адреса соединен с выходом микроопераций регистра микрокоманд и входом i-ro элемента ИЛИ группы, выход которого подключен к i-му информационному входу регистра конца микропрограммы, i-й выход второго блока элементов И соединен с i-.м выходом метки конца параллельных участков устройства, а выход конца работы первого блока элементов И подключен к третьему входу второго элемента ИЛИ.
- 2. Устройство по π. 1, отличающееся тем, что блок формирования адреса микрокоманд содержит мультиплексор, группу элементов И, элемент ИЛИ, группу элементов ИЛИ и регистр адреса микрокоманд, информационный вход, вход синхронизации и выход которого соединены соответственно с выходами элементов ИЛИ группы, входом синхронизации и выходом блока, информационный вход, управляющий вход и выход мультиплексора подключены соответственно к первому информационному входу блока, первой группе выходов элементов И группы и первому входу элемента ИЛИ, второй вход которого соединен с выходом модифицируемого разряда второй группы выходов элементов И группы, первые и вторые входы которых подключены соответственно к третьему информационному входу и входу разрешения приема блока, первые входы элементов ИЛИ группы соединены с вторым информационным входом блока, вторые входы элементов ИЛИ группы подключены к выходам немодифицируемых разрядов второй группы выходов элементов И группы и выходу элемента ИЛИ, а третьи входы элементов ИЛИ группы соединены с четвертым информационным входом блока.
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
SU833599829A SU1168936A1 (ru) | 1983-06-03 | 1983-06-03 | Микропрограммное устройство управлени |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
SU833599829A SU1168936A1 (ru) | 1983-06-03 | 1983-06-03 | Микропрограммное устройство управлени |
Publications (1)
Publication Number | Publication Date |
---|---|
SU1168936A1 true SU1168936A1 (ru) | 1985-07-23 |
Family
ID=21066488
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
SU833599829A SU1168936A1 (ru) | 1983-06-03 | 1983-06-03 | Микропрограммное устройство управлени |
Country Status (1)
Country | Link |
---|---|
SU (1) | SU1168936A1 (ru) |
-
1983
- 1983-06-03 SU SU833599829A patent/SU1168936A1/ru active
Non-Patent Citations (1)
Title |
---|
Авторское свидетельство СССР № 474806, кл. G 06 F 15/02, 1974. Авторское свидетельство СССР № 596947, кл. G 06 F 9/22, 1978. Авторское свидетельство СССР № 959080, кл. G 06 F 9/22, 1982. * |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
SU1168936A1 (ru) | Микропрограммное устройство управлени | |
US4339795A (en) | Microcontroller for controlling byte transfers between two external interfaces | |
SU1078432A1 (ru) | Устройство дл интерпретации выражений зыков программировани | |
SU1176328A1 (ru) | Микропрограммное устройство управлени | |
SU1236475A1 (ru) | Микропрограммное устройство управлени | |
SU1478193A1 (ru) | Перепрограммируемое устройство дл микропрограммного управлени | |
SU1462339A1 (ru) | Микропрограммный процессор | |
SU1430962A1 (ru) | Вычислительное устройство | |
SU1136160A1 (ru) | Нанопрограммное устройство управлени | |
SU1322282A1 (ru) | Микропрограммное устройство управлени | |
SU1256010A1 (ru) | Процессор дл реализации операций над элементами расплывчатых множеств | |
SU1295393A1 (ru) | Микропрограммное устройство управлени | |
SU1213485A1 (ru) | Процессор | |
SU1195364A1 (ru) | Микропроцессор | |
SU1647519A1 (ru) | Модульное устройство дл программного управлени и контрол | |
SU943730A1 (ru) | Микропрограммное устройство управлени | |
SU1229750A1 (ru) | Устройство дл ввода информации | |
SU1200272A1 (ru) | Устройство дл ввода информации | |
SU1265789A1 (ru) | Устройство дл сопр жени двух вычислительных машин | |
SU1659983A1 (ru) | Программируемое устройство управлени | |
SU1451680A1 (ru) | Контролируемое арифметическое устройство | |
SU1273939A1 (ru) | Микропроцессор | |
SU1256024A1 (ru) | Микропрограммное устройство дл тестового диагностировани и управлени | |
SU1495789A1 (ru) | Микропрограммное устройство управлени | |
SU1142833A1 (ru) | Микропрограммное устройство управлени |