SU1078432A1 - Устройство дл интерпретации выражений зыков программировани - Google Patents

Abstract

УСТРОЙСТВО ДНЯ ИНТЕРПРЕТАЦИИ ВЫРАЖЕНИЙ ЯЗЫКОВ ПРОГРАММИРОВАНИЯ , содержащее элементы И, ИЛИ, первый, второй, третий к четвертьШ регистры команд, входы ситронизащпкоторых соединены с входом синхронизации устройства, информационный вход первого регистра команд соединен с входом команд устройства, выход первого регисгра команд соединен с информационным входом Второго регистра команд, выход которого соединен с информационным входом третьего регистра команд, выход которого подключен к информационному Входу четвертого регистра команд, выходы регистров команд подключены соответственно к первому. Второму , третьему и четвертому входам первого дешифратора, первый выход шифратора соединен с первым входом первого элемента ИЛИ, выход которого соединен с первьЕч1 входом первого блока элементов И, второй вход которого соединен с выходом второго дешифратора , вход которого подключен к выходу счетчика операндов, выход второго дешифратора соединен с первым входом второго блока элементов И, второй вход которого соединен с выходом второго элемента ИЛИ, первый вход которого соединен с вторым выходом шифратора, третий выход которого соединен с первым входом третьего элемента ИЛИ, четвертый выход соединен с входами установки в нулевое состо ние решсгров операШ1Й , регистров операндов, счетчика операндов , с первым входом блока стековой пам ти и с входом синхронизации решстра Вьщачи, выход которого  вл етс  выходом данных устройства, информационный вход регистра выдачи подключен к выходу блока обработки, соединенному с первым входом третьего блока элементов И, п тый вьпсод шифратора через элемент НЕ подключен к выходу синтак синеской ошибки устройства, шестой выход соединен с суммирующим входом S счетчика операндов и через первый элемент задержки - с вторым входом первого элемента ИЛИ, вход операндов устройства подключен к первому входу первого блока элементов ИЛИ, выход которого подключен к информационным входам регистров операндов, управл ющий вход шУ1фратора подключен к выходу второго эле мента задержки, выходы первого дешиф эо ратора подключены соответственно к информационным входам шифратора, от со ю личающеес  тем, что, с целью упрошешм, в нем первый вход четвертого элемента ИЛР1 соединен с третьим выходом шифратора, который через трютий элемент задержки соединен с вторым входом Второго элемента ИЛИ, второй вход четвертого элемента ИЛИ, второй вход блока стековой пам ти и второй вход третьего элемента ИЛИ соединены с седьмым выходом шифратора, выход третьего элемента ИЛИ через четвертый элемент задержки соединен с вычитающим входом счетчика операндов и с входом п того элемента задержки, выход кото-

Description

рого соединен с грегьи-м входом первого эпеменга ИЛИ и с вторым входом треть его блока элементов И, выход которогч) соединен с вторым входом первого блока элементов ИЛИ, третий и четвертый Входы блока стековой пам ти соединены соответственно с восьмым и дев тым выходами шифратора, выход блока стеко Вой пам ти соединен с п тым входом первого дешифратора, вход второго элемента задержки соединен с шсодом синхронизации устройства, первый, второй и третий входы блока обработки соедине соответственно с выходами второго, тре тьего и четвертого блоков элементов ИЛИ,выходы второгобпока элементов ИЛИ Соединены с выходами каждого (2п + 2) го ( п .1,2) блока элементов И, вход третьего блока элементов ИЛИ соединены с выходами каждого (2п+ 3)-го ( п 1,К )блока элементов И, i -и ысо ( i Л, Е ) четвертого блока элементов ИЛИ соединен с выходом j-ro блока элементов И ( j 2 + 4, 3 Е + 3), первый вход которого соединен с выходо Второго дешифратора, второй вход соединен с выходом 1-го регистра еиераций, вход синхронизации которого соединен с выходом Второго блока эле /1ентов И, Информационный вход соединен с входом операций устройства, выход первого блока элементов И соединен с входом синхронизацииm-го регистра операндов, выход первого регистра операндов соеди нен с первым входом четвертого блока элементов И, второй вход которого подключен к выходу второго дешифратора, выход i-ro ( 1 2, Е ) регистра операн дов соединен с первыми входами (2 i + + 1)-го. и (2 { + 2)-го блоков элементов И, вторые входы которых соединены с выходом второго дешифратора, выход второго дешифратора соединен с первым входом (22+ 3)-го блока элементов И, второй вход которого подключен к выходу ( 2 1) -го регистра операндов, выход четвертого элемента ИЛИ соединен с четвертым входом блока обработ1 32 ки, причем блок обработки содержит регистр адреса, узел пам ти микропрограмм, регистр микрокоманд, коммутаторы, сдвигатель, регистр суммы., сумматор, группу элементов И-ИЛИ и регистр, выход которого  вл етс  вькодом блока обработки, выход регистра адреса соединен с входом узла пам ти микропрограмм, Выход которого соединен с входом регистра микрокоманд, первый выход которого под1шючен к первому входу первого коммутатора, первый и второй ЕКОДЫ которого соединены соответственно с первым и вторым входами группы элементов И-ИЛИ, с первым и вторым входами сумматора, выход которого соединен с первым Входом сдвигател , выход которого соединен с вторым выходом регистра Микрокоманд , третий выход которого соединен с управл ющим входом регистра, выход второго коммутатора Соединен о первым входом третьего коммутатора , первый выход которого соединен с информационным входом регистра. Второй выход третьего коммутатора соединен с первым входом первого коммутатора , третий и четвертый входы которого  вл ютс  соответственно первым и вторым входами обработки, второй вход третьего коммутатора соединен с третьим выходом регистра микрокоманд, третий выход подключен к первому выходу регистра суммы, второй выход которого соединен с первым входом регистра адреса , четвертый выход регистра микрокоманд Соединен с вторым входом регистра адреса, п тый выход соединен с управл юшим входом второго коммутатора, шестой выход соединен с третьим входом сумматора, седьмой выход подключен к Второму Входу сдвигател , третий и четвертый входы регистра адреса  вЛЯЮ7-СЯ соответственно третьим и четвертым вкодами блока обработки, выходы группы элементов И-ИЛИ со- едине11Ы соответственно с информационными вхоцами второго коммутатора .

1

Изобретение относитс  к вычислительной технике и может быть использовано

в быстродействующих операционньос системах обработю информации, в частности а системах с диалоговым режимом разра ки, отладки и вьтолнени  программ, в электронных вычислительных машинах с  зыком высокого уровн . Известно устройство дл  обработки выра кений  зыков программировани , содержащее регистры операндов, формирова тель управл ющих сигналов, блок стековой пам ти, счетчик операндов, дещифрагор , арифметико-логический блок, выходной регистр Cl. Недостатком данного устройства  вл етс  орагнизаци  стека, в который заноситс  вс  вычислительна  формула, что снижает экономичность устройства. Наиболее близким по технической сущ ности и достигаемому результату к пред лагаемому  вл етс  устройство дл  обра ботки выражений  зыков программировани , содержащее вход синхронизаш1И, соединенный с входами синхронизации первого , второго, третьего и четвертого регистров команд, информационный вход первого из которых соединен с входом команд устройства, а выход - с информа ционным входом второго регистра команд выход которого соединен с информационным входом третьего регистра команд, выход которого подключен к информацион ному ВХОДУ четвертого регистра команд, вькод i-ro ( i 1,4) регистра команд подключен соответственно к i-y входу формировател  управл ющих сигналов, первый выход Которого соединен с первы входом первого элемента ИЛИ, выход ко торого соединен с первыми входами первого блока элементов И, вторые входы которого соединены с соответствующими выходами дещифрагора, вход которого подключен к выходу счетчика операндов, выходы дещифратора соединены с первым входами второго блока элементов И, Вторые входы которого соединены с выходом второго элемента ИЛИ, первый Вход которого соединен с вторым выходо формировател  управл ющих сигналов, третий вькод которого соединен с первы входом третьего элемента ИЛИ, четвертый выход - со входам установки в нулевое состо ние регистров- операции, регистров операндов, счетчика операндов, первым входом блока стековой пам ти и входом синхронизации регистра выдачи, выход которого  вл етс  выходом данных устройства, информационный вход регистра вьщачи подключен к выходу блока обработки, соед шенному также с первым входом третьего блока элементов И, п тый выход формировател  управл ющих сигналов  вл етс  выходом синтаксической ошибки, шестой вькод формировател  соединен с суммирующим входом счетчика операндов и через первый элемент задержки с вторьп входом первого элемента ИЛИ, вход операндов устройства подключен к первому входу первого блока элементов ИЛИ, выходы которого подключены к информационным входам регистров операндов 2J. Недостатком данного устройства  вл етс  его сложность, вызванна  необходимостью реализации 2 блоков обработки , ( 2 К + 1) элементов выборочного сброса регистров операндов и операций, 2 блоков трехвчоцовык элементов И, восьми блоков элементов И коммутации выходов дещифратора на управл ющие входы и входы установки в нуль регистров операндов и операций через четьфе блока элементов ИЛИ, блока стековой пам ти, управл емого распределител  импульсов и обусловленных ими св зей. Цель изобретени  - упрощение yci ройства. Поставленна  цель достигаетс  тем, что в устройство, содержащее элементы И, ИЛИ, первый второй, третий и четвертый регистры команд, входы синхронизации которых соединены с входом синхронизации устройства, информационный вход первого регистра команд соединен с входом команд устройства, выход первого регистра команд соединен с иформационным входом второго регистра команд, вькод которого соединен с информашюнHBDvi входом третьего регистра команд, выход которого подключен к информапионному входу четвертого регистра команд , выходы регистров команд подключены соответственно к первому, второму, третьему и четвертому входам первого дещифратора, первый выход щифратора соединен с первьол входом первого элемента ИЛИ, выход которого соединен с первым входом первого блока элементов И, второй Вход которого соединен с BBRI ходом второго дещифратора, вход которого подключен к вькоду счетчика операндов, вькод второго дещифратора соединен с первым входом второго блока элементов; И,второй вход которого соединен с выходом торого элемента ИЛИ, первый вход ко- l oporo соединен с вторым входом шифрат тора, третий выход которого соединен с первым входом третьего элемента ИЛИ, четвертый выход соединен с установки в нулевое состо т{е регистров операций, регистров операндов, счетчика операвдов, с первым входом блока сгеко вой пам ти и с входом синхронизапии ре гистра вьздачи, выход которого  вл етс  выходом устройства, информационный вхо регистра выдачи подключен к выходу блока обработки, соединенному с первым входом третьего блока элементов И, п тый выход шифратора через элемент НЕ подключен к выходу синтаксической ошибки устройства, шестой выход соединен с суммирующим Входом счетчика операндов и через первый элемент задер ки с вторым входом первого элемента ИЛИ, вход операндов устройства подключен к первому входу первого блока элементов ИЛИ, выход которого подключен к информационным входам регистров операндов, управл юший вход ш;ифратора подключен к выходу второго элемента ЗЕщержки, выходь первого дешифратора подключены соответственно к информацио ным входам шифратора, первый вход четвертого элемента ИЛИ соединен с третьим выходом шифратора, который через третий элемент задержки соединен с Вторым входом второго элемента ИЛИ второй вход четвертого элемента ИЛИ, второй вход блока стековой пим ти и второй вход третьего элемента ИЛИ соединены с седьмым выходом шифратора, выход третьего элемента ИЛИ через чет вертый элемент задержки соединен с вы читающим Входом счетчика операндов и входом п того элемента задержки, выход которого Соединен с третьим входом первого элемента ИЛИ и с вторым вход третьего блока элементов И, выход которого соединен с вторым входом первог блока элементов ИЛИ,третий и четвертый входы блока стековой пам ти соединены соответственно с восьмым и дев тым выходами шифратора, выход блока стековой пам ти соединен с п тым входом первого дешифратора, вход второго элемента задержки соединен с входом синхронизации устройства, первый, второй и третий входы блока обработки соединены соответственно с выходами ьторого, третьего и четвертого блоков элементов ИЛИ, входы второго блока элементов ИЛИ соединены с выходами каждого {2п+ 2)-го ( п 1, ) блока элементов И, входы третьего блока элементов ИЛИ соединены с выходами каждого .(2п+ 3)-го ( п 1, Ё) блока элементов И, i й вход ( i 1, П четвертого блока элеь еигов ИЛИ соод нот с илходом j-ro блока элеменгов { j 10 326 4, 3), первый вход которогосовдинен с выходом второго дешифратора, второй вход соединен с выходом регистра операций,вхоп синхронизации которого соединен с выходом второго блока, элементов И, информационный вход соединен с входом операций устройства, выход первого блока элементов И соединен с входом синхронизации т-го регистра операндов, выход первого регистра опе рандов соединен с первым входом четвертого блока элементов И, второй вход которого подключен к выходу второго дешифратора, выход i-ro ( i 2, )регистра операндов соединен с первыми входами {2i+ 1)-го и (2i 2)-го блоков элементов И, вторые входы которых соединены с вьпсодом второго дешифратора , выход второго дешифратора соединен с первым входом (2 + 3)-го блока элементов И, второй вход которого подключен к выходу { + 1)-го регистра операндов, выход четвертого элемента ИЛИ соединен с четвертым входом блока обработки, причем блок обработки содержит регистр адреса, узел пам ти микропрограмм , регистр микрокоманд, коммутаторы , сдвигатепь, регистр гуммы, сумматор , группу элементов И-ИЛИ и регистр суммы, выход которого  вл етс  выходом блока обработки, выход регистра адреса соединен с входом узла пам ти микропрограмм , выход которого соединен с входом регистра микрокоманд, первый выход которого подключен к первому входу первого коммутатора, первый и второй выходы которого соединены соответственно с первым и вторым входами группы элементов И-ИЛИ, с первым и вторым входами сумматора, выход которого соединен с первым входом сдвигател , выход которого соединен с ин}зормационным входом регистра суммы, управл ющий вход которого соединен с вторым выходом регистра микрокоманд, третий выход которого соединен с управл юшим входом регистра, выход второго коммутатора соединен с первым входом третьего коммутатора, первый выход которого соединен с информационным входом регистра . Второй выход третьего коммутатора соединен с первым входом первого коммутатора, третий и четвертый входы которого  вл ютс  соответственно первым и вторым Входами блока обработки. Второй вход третьего коммутатора соединен с третьим выходом регистра микрокоманд, трегнй вход подключен к первому выходу penicrpa cjTviMU, второй выход кг торого соединен с первым входом регистра адреса , четвертый выход регистра микрокома1Щ соединен с вторым входом регистра адреса , п тый выход соединен с управл ющим входом второго коммутатора,шестой выход соединен с третьим входом сумматора, седьмой выход подключен к второк у входу сдвига тел , третий и четвертый входы регистра адреса  вл ютс  соответственно третьим и четвертым входами блока обработки , выходы группы элементов И-ИЛИ соединены соответственно с информационными входами второго коммутатора, третий элемент ИЛИ с входом блока обработ ки позвол ет запускать блок обработки дл  выполнени  очередной оиерамии. На фиг. 1 и 2 прецставпена блок-схема устройства; на фиг. 3 - блок-схема формировател  управл ющих сигналов; на фиг. 4 - блок-схема блока стековой пам ти; на фиг. 5 - блок-схема блока обработки; на фиг. 6 - временна  диаграмма работы устройства. Устройство дл  интерпретации выражений  зыков программировани  (фиг. 1, 2) содержит вход 1 синхронизации устройства вход 2 команд, регистры команд 3,, формирователь 4 управл ющих сигналов с выходами 4 -|- 49, вход 5 операндов, блок элементов И 6, блок элементов ИЛИ 7, элемент ИЛИ 8, элементы задержки 9 и 10, элемент ИЛИ 11, блок элементов И 12, регистры операндов 13 1 3 +- -f , блоки элементов И 14- 14 л блоки элементов ИЛИ 152 блок обработки 16, регистр выдачи 17, выход 18 данных устройства, элемент ИЛИ 19, элемент задержки 20, счетчик операндов 21, дешифратор 22, элемент задержки 23, элемент ИЛИ 24, блок стековой пам ти 25, блок элементов И 26, блок элементов ИЛИ 27, блоки элементов И 28,- 28g, регистры операций 29.29g , вход 30 устройства, дешифратор 31 шифратор 32, элемент НЕ 33, элемент задержки 34, элементы И 35 - 35 р, триггеры признака 36 - 36 --f, элемен ты И 37-1 - 37g-f, элемент ИЛИ 38, счетчик уровн  39, дешифратор 4О, элемент ИЛИ 41, элемент задержки 42, элемент 14ЛИ 43, микропрограммное устройство 44 управлени , регистр 45 адреса, узел 46 пам ти микропрограмм, регистр 47 микрокоманд, коммутатор 48 сумматор 49, сдвигатель 5О, регистр 51 суммы, узел 52 логических операций, включающий группу элементов И-ИЛИ 53 х| - 53,, коммутатор 54, регистр 55, коммутатор 56. Коды команд с выходов регистров команд и разр д признака с выхода блока стековой пам ти 25 поступают на входы дешифратора 31, вследствие чего на его выходах формируетс  унитарный код, поступающий далее на входы шифратора 32, вызьюа  по вление положительното импульса на одном из его выходов. Единичный сигнал на выходе 4 фориировател  вырабатываетс  лишь в случае недопустимой кодовой комбинации на Входах дешифратора 31, что ведет к формированию нулевого кода на его выходах. Сигнал, поступающий с входа 1 синхронизации устройства через элемент задержки 34 на синхронизирующий вход шифратора 32, обеспечивает стробирование работы щифратора лицц, после завершени  переходных процессов в реш- страх команд 3 -3, и дешифраторе 31. Блок стековой пам ти 25 работает следующим образом. В исходном состо нии счетчик уровн  39 и триггеры признака 36.- 36g.j наход тс  в нулевом состо нии, причем на первом выходе дещифратора 4О установлен единичный сигнал. По сигналу на входе 4, , соединенном с одноименным выходом формировател  управл ющих сигналов, происход11т установка нулевого состо ни  в триггере признака 36, так как этот сигнал поступает на входы записи нулевого состо ни  всех триггеров признака одновременно, а также через элемент ИЛИ 43, элемент И 35, выбранный единичным сигналом с первого выхода дещифратора 4О - на управл ющий вход триггера признака 36 . Сит нал состо ни  триггера признака 36 через элемент И 37, выданный единичным сигналом с первого выхода дещифратора 40, и элемент ИЛИ 38 поступает на выход блока стековой пам ти 25. Сиг нал с Входа, соединенного выходом 46 формировател  управл ющих сигналов через элемент ИЛИ 41 и элемент задерж жки 42, поступает на суммт{рующий вход счетчика уровн  39, увеличива  его состо ние на единицу, сигнал по вл етс  на Втором выходе дешифратора 40, соединенном с входами элe eнтoв И 352 и вызыва  коммутацию выхода триггера признака 362 через элемент ИЛИ 38 с выходом блока стековой пам ти 25, а также разреша  запись нулевого или единичного состо ни  в триггер при,-: накй 362- Таким образом зафиксируетс  отсутствие HGFM шолненной операции в первом уровне обработки и осуществл ете: переход на второй уровень . В общем случае происходит фиксаци  отсутстви  невьшолиенной операции в прерываемом уровне обработки выражени  и переход на более высокий уровень. Аналогично действует и сигнал на входе блока стековой пам ти, соединенно выходом 4-. формировател  управл ющих сигналов с той разницей, что он поступа на входы записи единичного состо ни  триггеров признака, вызыва  запись единичного состо ни  в один из триггеров признака и фиксиру , тем самым, наличи невыполненной операции в прерываемом уровне обработки. Сигнал с входа блока стекоВой пам т соединенного с выходом 4 формировател управл ющих сигналов, поступает на вычитающий вход счетчика уровн  39, вызы ва  уменьшение его состо ни  на единицу . Вследствие этого единичный сигнал по вл етс  на том выходе дешифратора 4О, который через соответсгвующ 1й элемент И 35 соединен с управл ющим входом триггера признака, соответствующег последнему прерванному уровню обработки выражени , а также на вход элемента И 37, второй вход которого соединен с выходом триггера признака, а выход через элемент ИЛИ 38 - с выходом бло ка стековой пам ти 25. Таким образом фиксируетс  завершение интерпретации текущего уровн  обработки выражени  и переход на предшеств ющий прерванный уровень обработки. Сигнал с входа блока стековой пам т соединенного с выходом 4g формировател  управл ющих сигналов, поступает на Вход асинхронной установки в нулевое состо ние счетчика уровн  39 и на вход асинхронной установки в нулевое состо ние триггеров признака, вызыва  их обнуление. В исходном состо нии блок обработки находитс  в ждущем режиме (сигнал на входе, запускающий блок обработки, отсутствует ). При поступлении на вход блока обработки единичного-сигнала прои ходит прием кода операции с соответству ющего регистра 29 операций в регистр 45 адреса и запуск микропрограммного устройства управлени  44. Микрокоманды , считываемые из узла 46 в регистр 47 микрокоманд, имеют семь управл ющих полей 47- - 47-J. Код на выходе 47 управл ет подаче операндов и промежуточных результатов на входы сумматора 49 и узла 52. Код 47, управл ет работой сумматора при реализации арифметических операций (сложени , вычитани , умножени , делени ). Дл  реализации сложных арифметических операций по итерационным алгоритмам используетс  сдвигатель 5О, осуществл ющий передачу кода без сдвига с выхода сумматора 49 на вход регистра 51 суммы или передачу со сдвигом Вправо, или со сдвигом влево под дествием соответствующего управл ющего кода с вьпсода 47j регистра микрокоманд 47. Прием промежуточного кода с выхода сдвига тел  50 в регистр 51 осуществл етс  под действием управл ющего кода с выхода 47. Управл ющий код с выхода 47g- управл ет коммутатором 54, который производит передачу окончательного результата с выхода регистра 51 суммы или узла логических операций на вход регистра 55 или передачу кода промежуточного результата арифметических операций с выхода регистра суммы 51 на вход коммутатора 48. Управл ющий код с выхода 47 управ л ет коммутатором 53, который осуществл ет передачу результата логической операции на коммутатор 54. Код адреса следующей микрокоманды с выхода 47-, поступает на вход регистра 45 адреса и управл ет ходом выполнени  микропрограммы операций. Сигналы переполнени , знака и другие, поступающие с регистра 51 суммы на вход регистра адреса 45, используютс  дл  проверки логических условий и ветвлений в микропрограммах. После выполнени  микропрограммы операции над заданными операндакта результат через коммутатор 54 записываетс  в выходной рргистр 55 и микропро граммное устройство управлени  44 пере ходит в режим ожидани  до поступлени  очередного сигнала на Вход. Основой  зыка программироваш1Я устройства  вл ютс  элементарные записи, которые В определени х  зыка Бэкуса записываютс  следующим образом: запись : : разделитель выражение разд&аитель ; разделитель : : ; :БЫражение : : выражение операци  выражение команда заверщени  ; выраже1ше : ; скобка открывающа  выражение) скобка закрывающа /. выражение : : операнд ) операци ) операнд ; операци  : ; f ; команда завершени  : : j ; скобка открывающа  : : ( ; скобка закрывающа  ; : ) ; : операнд : : 7Т ; бр .ц - множесгво операций реализуемых блоком обработки. Скобки предназначены дл  изменени  пор дка вычислений (выделени  участ ков выражени  с более высоким уровнем При этом под уровнем выражени  при нимаетс  часть выражени , заключенна  между открывающей и соответствующей закрывающей скобками одной степени вложенности. Под степенью вложенности понимаетс , указывающее количество открыты скобок в последовательности открывающи скобок в выражении при условии равенст числа открывающих и закрывающтих скобок . При нулевой степени вложенности скобки отсутствуют. Обработка очередного уровн  может прерьшатьс  по влением старщего по сте ни Вложенности уровн . При этом результат обработки прерванного и незавершенг ного уровн  запоминаетс  в регистре опе рандов данного уровн . Обеспечиваетс  коммутаци  цепей дл  приема операндов и промежуточных результатов прерьсвающ го (старшего ) уровн  на регистры операндов этого уровн  и их подачи на вход блока обработки. По завершении обработки высшего уровн  осуществл етс  переход на обработку низшего (прерванного) уровн . Пер ход с одного уровн  на другой сопрово } даетс  изменением состо ни  счетчика уровн  в блоке стековой пам ти. Обработ ка заканчиваетс  командой завершени , по которой окончательный результат помещаетс  в первый регистр операнаов. Элементарные записи могут обьепин тьс В последовательности записей: последовательность записей : : (запись) ; последовательность записей : : запись) последовательность записей «i запись ; Команда ( ) обеспечивает прием результата обработки предыдущей записи в регистр вьщачи и сброс схем устройства перед началом обработки следующей Записанные указанным образом выражени  в случае использовани  устройств в пиапоговых системах отладки и выпопне ни  программ кодируютс  позначно и ввод тс  в блок внешней пам ти (не показан ). В случае использовани  устройства в ЭВМ с аппарагно реализованньЫ  зыком высокого уровн  к указанному виду выражени  привод тс  на этапе преобразовани  исходного текста программы к внутреннему представлению, которое помешаетс  в оперативную пам ть (не показана). Выборка комайд, операций обработки и операндов из пам ти и подача их на соответствующие входы устройства интерпретации осуществл етс  внещним устройством управлени  (не показано). Период слеаовани  импульсов синхронизации устройства рассчитываетс  на длительность интерпретации самой длинной команды, котора  в основном определ етс  длительностью реализации самой продолжительной операции обработки операндов в блоке обработки. Диаграмма работы устройства при вьшолнении различных команд показана на фиг. 6, где обозначены следукадие Временные зависимости сигналов: СИ - на входе синхронизации устройства; Ф С - на одном из рыходов формировател  управл ющих сигналов; CPG . - на входе синхронизации 1-го peiTiCTpa операндов; на вьсходе элемента ИЛИ 8; на входе синхронизации i -го регистра операций; на входе синхронизации регистра 17; на Входе асинхронной установки нулевого состо ни  1 ( 2 + 1 ) регистров операндов; R R Ь - на входе асинхронной установки нулевого состо ни  1 регистров сзпераций; на входе установки нулевого ) состо ни  счетчика операндов 21 (счетчтка уровн  39); на входе асинхронной установки нулевого состо ни  триггеров признака 1 - (Р - 1); Y36- на входе записи единичного (K3fo. . (нулевого) состо ни  j -го триггера признака; на суммирующем входе счетчика операндов 21 (счетчика уровн  39); - на вычитающем входе счетчика ) 21 (счетчмка 39). Диагра.1мы - соответствуют работе устройства при по влении сигналов 131 на выходах 4 , - 4g фврмировагел  управл ющих сигналрв. Разрешенные комбинации команд сведены в табл. 1. Соответствие комбинаций команд управл ющим сигналам на выходах 4 - 4д формировател  управл ющих сигналов 4 представлено в табл. 2, где введ ны следующие обозначени : C-fij - состо ние счетчика операндов; i.C -fjM; - ссюто ние счетчика уровн  блока стековой пам ти; j C,2jM; Сл - сигнал запуска блока обработки; Vgg - выход блока обработки; RG, - 1-й регистр операндов; RGii - i-й регистр операций; П- - j-и триггер признака блок стековой пам ти; - врем  задержки, равное длительности реализации самой продолжительной операции В блоке обработк fj - врем  задержки, равное длительности распростране ни  управл ющего сигнала при установке схем устрой ства; предназначено дл  разнесени  во времени нес местимых микроопераций; С - комбинаци  на входах 1формировател  управл ющи сигналов 4. Интерпретаци  выражений осуществл  етс  следующим образом. Сигнал синхронизации, поступающий на вход 1 синхронизации устройства и далее на входы синхронизации регистров 3 - 3. от внещнего устройства управл ни , ;вызывает сдвиг кодов команд в регистрах команд 3 - 3. . Состо ние регистра 3 переписываетс  в регистр состо ние регистра 32 переписываетс  в регистр 3 , состо ние регистра 32 переписываетс  в регистр 3 и код оче редной команды с входа 2 записываетс  в регистр 3. На Входы формировател  4 управл ющих сигналов поступает комбинаци  четырех кодов команд с выходов регист ров 3 - 3. и разр д признака из блок стековой пам ти 25. При этом по сигн синхронизации, поступакшему через врем  задержки на синхронизирующий вход формировател , на одном из его в 3214 ходов 4 4д по вл етс  положитепьный импульс. Задержка прохождетгл  синхросигнала на синхронизирующий вход формировател , на одном из его вьгходов 4 4 о по вл етс  положителы-сый импульс. Задержка прохождени  синхросигнала на синхронизирующий вход формироватап  исключает возможную неоднозначность срабатывани  формировател  при неодновременном срабатывании двухтактных трипперов в регистрах команд. Положительный сигнал на одном vi3 выходов формировател  обеспечивает выполнение микроопераций в одном такте работы устройства, определ емом периодом следовани  синхронизирующих импульсов . Такт в схемах устройства посредством введет-ги  временных задержек делитс  на микротакты, в которых вьшол1шютс  несовместимые микрооперации. СигнЕШ с выхода 4 о приводит к приему результата вычисден югэ вз ражетш  с выходов регистра 55 блока обработки 1G в регистр 17, обнулению счетчика операндов 21, счетчикв УРОВ1-1Я 39 и триггеров признака 3G - ЗС « . в блоке стековой пам ти 25, регистров операндов о g 4- и регистров операций 20 - 29 (осуществл етс  подготовка схем устройства к началу интерпретации новой записи ) . Сигнал с выхода 4 через элемент ИЛИ 11 разрешает прохождение сигнала с выхода дещифратора 22 через блок элементов И 12 на вход сит-кронизации регистра операндов 13 , вызыва  прием операнда с входа 5 через блок элеMetiTOB ИЛИ 7. Сигнал с выхода 4 вызывает увеличение состо ни  счетчика 21 на еди1-лщу и, следовательно, изменение кода via выходе дешифратора 22, далее через элемент задержки 10 элемент ИЛИ 11 разрешает прохождение сигнала с ( i + 1 )-го выхода дещифратора 22 через блок элементов И 12 на вход синхронизации регистра операндов 13 , разреша  прием операнда с входа 5 через блок элементов ИЛИ 7. Сигнал с выхода 4 через элемент ИЛИ 24 разрещает прохождеш-1е сигнала с i го выхода дещифратора 22 чьрез блок элементов И 26 tia вход син фонизации регистра операций 29 j , ВызывбЫ приам кода операц1- И с вчппа :;Ю -.операций . Сигнал с выхода 4 / вызывает устаHofjKV триггера признака п Глсже 2о гтеко- Вой пам ти в нулевое состо ние, иденги фицируюшее отсутствие невыполненной операции в данном уровне вложенности, далее через элемент ИЛИ 41, элемент задержки 42 вызывает увеличение соето ни  счетчика 39 блока 25 стековой пам ти на единицу , обеспечива  формирование сигнала разрешени  синхронизации на ( J+ 1 )-м выходе дешифратора 4О (осуществл етс  переход к обработк старшего уровн  вложенности). Сигнал с выхода 4 , вызывает установку триггера признака 36 j в блоке 25 стековой .пам ти в единичное состо  ние, идентифицирующее наличие невьтолненной операции в данном уровне вложен ности, далее через элемент ИЛИ 41, элемент задержки 42 вызывает увеличение состо ни  счетчика 39 блока 25 стековой пам ти на еаиницу,чго свидетель ствует о переходе к обработке старшего уровн  вложенности. Сигнал с выхода 4 через элемент ИЛИ 8 вызывает запуск блока обработки, на входах которого установлены коды операндов с выходов регистров операндов и 13 j через блок элементов И 142 i-t блок элементов И 142(1-(I соответственно посредством разрешающего сигнала с -(-го выхода дешифратора 22 на входы элемен тов И данных блоков, а на входе операций установлен код операции с выхода регистра операции 29 |. через блок элементов И 28 посредством разрешающего сигнала с i-ro выхода дешифратора 22 на входы элементов И данного блока, и одновременно вызывает уменьшение состо ни  счетчика 39 уровн  на единицу, далее сигнал через элемент ИЛИ 19, элемент задержки 20 (задержки на Врем  вьтолнени  самой длинной операции блоком обработки) вызывает уменьшение состо ни  счетчика 21 опер дов на единицу, далее через элемент задержки 9 поступает на вход блока элементов И 6 и через элемент ИЛИ 11 на вход блока элементов И 12, разреша ет прохождение кода промежуточного результата с выхода блока 16 обработки через блок элементов И 6, блок элементов Р1ЛИ 7 на информационные входы регистра операндов 13 j и обес чивает синхронизацию приема результата в данный регистр. Сигнал с выхода 4, , не осуществл   уменьшени  состо ни  счетчика 39 блока стековой пам ти в первом микротакте , действует аналогично сигналу с выхода 4, кроме того, в третьем микротакте одновременно с приемом результата промежуточной операции & регистр операндов 13,- происходит прием кода операции с входа 30 операций в регистр операций 29 .. Сигнал с выхода 4о  вл етс  сигналом семантической ошиёки во входном выражении. Работу устройства рассматривают по тактам. При этом под тактом понимают последовательность действий, выполн емых между последовательными приемами кодов команд. Рассмотри функционирование предлагаемого устройства на следующем примере. Пусть на вход команд устройства последовательно поступает элементарна  запись ((sЛ))(,)) При рассмотрении примера опускают обший дл  каждого такта этап приема очередного кода команды в регистр 3 и сдвиг информации в регистрах 32 3 тл начинают с момента по влени  единичного сигнала на одном из выходов формировател  управл ющих сигналов. 1такт. По сигналу с выхода 4д формировател  управл ющих сигналов происходит прием результата интерпретации предьщущего выражени  с выхода блока обработки в регистр выдачи 17, обнуление счетчиков 21 и 39, регистров операндов 13 - 13 и регистров операций 29 - 29 g. 2такт. По сигналу с выхода 4 , происходит прием операнда J с входа операндов устройства в регистр операндов 13-. 3такт. По сигналу с выхода 4т про исходит прием кода операции ( + ) с входа операций устройства в регистр операций 29. 4такт. По сигналу с выхода 4 происходит в первом микротакте запись одиночного значени  в триггер признака 36.J, а во втором микротакте - увеличение состо ни  счетчика 39 на единицу. 5такт. По сигналу с выхода 4, происходит в первом микротакте увеличение состо ни  счетчика 21 на единицу и во втором микротакте прием операнда JT в регистр операндов 13, с входа операнд дов устройства. 6такт. По сигналу с выхода 4 происходит прием кода операции (х) с юсода устройства в регистр операций 2927такт . По сигналу с выхода 4 . происходит в первом NraKpoTaKTe увеличе1гае

состо ни  счетчика 21 на единицу и во втором микротакге прием операнда JA с входа операндов в регистр отеравдов 13 .

8такт. По сигналу с выхода 4,, проис- 5 ходит в первом микротакте запуск блока обработки на вьшопнение операции (X)

и уменьшение состо ни  счетчика 39 на единицу, во втором микротакте уменьшение состо ни  счетчика 21 на единицу 10 и в третьем микротакте - прием пpo  eжyточного результата обработки с( { сх Ло J ) с выхода блока обработки в регистр операндов 1329такт . По сигналу с выхода 4 у проис-15 ходит в первом микротакге запуск бпока обработки на вьшолнение операции (+,

во втором микротакте уменьшение состо ни  счетчика 21 на единицу , а в третьйи микротакте - прием промежуточ- 20 ного результата обработки в ( b - ) с выхода блока обработки в регастр операндов 13-1 кода операции (-) в регистр операций 29.

10такт. По сигналу с выхода 4 про-25 исходит в первом микротакте запись единичного значени  в триггер признака 36, во втором микротакте увеличение состо ни  счетчика 39 на единицу.

11такт. По сигналу с выхода 4 про-зо исходит в первом микротакге запись нулевого состо ни  в триггер признака

362 , а во втором микротакте - увеличение состо ни  счетчика 39 на единицу,

12такт. По сигналу с выхода 4 про-35 исходит в первом микротакте запись нулевого состо ни  в триггер признака Зб, во втором микротакте увеличение состо ни  счетчика 39 на единицу.

13такт. По сигналу с выхода 4 исходит в первом микротакте увеличение состо ни  счетчика 21 на единицу иво втором микротакте прием операнда Л

в регистр операвдов 13214такт . По сигналу с выхода 4 про- исходит прием кода операции ( х) в регистр операции 292.

15такт. По сигналу с выхода 4 происходит в первом микротакте увеличение состо ни  счетчика 21 на единицу к во втором микротакге прием операнда

в регистр операндов 13з.

1Q такт. По сигналу с вьпсода 4 происходит в первом микротакте запуск блока обработки на выполнение операции (/), втором микротакте уменьшение состо ни  счетчика 21 на единицу, а в третьем микротакте - приа промежуточного результата обработки с выхода блока обработки С( с JL / Fg-) в регистр операндов 13 2 и прием кода операции ( + ) в регистр операций 292.

17такт. По сищалу с выхода 4, происходит в первом микротакте увеличение состо ни  счетчика 21 на единицу, во втором микротакте - прием операнда л

в регистр операндов 13з.

18такт. По сигналу с выхода 4 происходит в первом микротакте запуск блока обработки на вьшолнение операции ( + ) и уменьшение состо ни  счетчика 39 на единицу, во втором микротакте уменьшение значени  счетчика 21 на единицу, а в третьем микротакте прием промежуточного результата обработки сС( 0 с+ It ) в регистр операндов 13219такт . По сигналу с выхода 4г происходит прием кода операции ( х ) в регистр операций 292.

20такт. По сигналу с выхода 4. происходит в первом микротакге увеличение состо ни  счетчика 21 на единицу и во втором микротакте прием операнда Л -,

в регистр операндов ISg.

21такт. По «сигналу с выхода 4 . происходит в первом микрогакге запуск блока обработки на выполнение операции ( х), во вгором микрогакге уменьшение состо ни  счетчика 21 на единицу и в третьем микротакте - прием промежуточного результата обработки е ( е о х х5Г-) в регистр операндов 13 2 и прием кода операции ( - ) в регистр операций 29.

22такт. По сигналу с выхода 4 происходит в первом микрогакге увеличение сосго ни  счетчика 21 на единицу, во Втором микротакте прием операнда JL в регистр операндов 13223гакг . По сигналу с выхода 4происходит в первом микротакге запуск блока обработки на вьшолнение операции ( - ) и уменьшение состо ни  счетчика 39 на единицу, во втором микротакте уменьшение состо ни  счетчика 21 на единицу и в третьем ми крот акте прием промежуточного результата обработки2 ( е -JTg)B регистр операндов 13

24гакг. По сигналу с выхода 4 g происходит прием кода операции ( х ) в регистр операций 202.

25такт. По сигналу с выхода 4 происходит в первом микрогакте запись единичного состо ни  в триггер признака

Збр и во втором микротакте увеличение состо ни  счетчика 39 на единицу.

26такт. По сигналу с выхода 4ц. происходит в первом микротакте увеличение состо ни  счетчика 21 на единицу, во втором микротакте прием операнда Лд

в регистр операндов ХЗд.

27такт. По сигналу с выхода 4

: происходит прием кода операции ( + ) в регистр операций 29.

28такт. По сигналу с выхода 4. происзходит в первом микротакте увеличение состо ни  счетчика 21 на единицу,во втором микротакте прием операнда Л в регистр операндов 134.

29такт. По сигналу с выхода 4 происходит в первом микротакте запуск блока обработки на вьшолнение операции ( + ) и уменьшение состо ни  счетчика

39 на единицу, во втором микротакте

уменьшение состо ни  счетчика 21 на единицу и в третьем микротакте прием промежуточного результата обработки h (t TTg + в регистр операндов 13

30такт. По сигналу с выхода- 4 происходит в первом микротакте запуск

блока обработки на вьшолнение операции ( у ) и уменьшение состо ни  счетчика 39 на единицу, во втором микротакте уменьшение состо ни  счетчика 21 на единицу, а втретьем микротакте прием промежуточного резугштата обработки в регистр операндов 132.

31такт. По сигналу с выхода 4 происходит в первом микротакте запуск блока обработки на вьшолнение операции

( - ), во втором микротакте уменьшение состо ни  счетчика 21 на единицу и в третьем микротакте прием результата обработки выражени  (п(т Ъ- е) в регистр операндов 13 и не исполн емого кода операции в регистр операндов 29.

32такт.По сигналу с выхоаэ4 происходит прием результата интерпретации выражени  в регистр выдачи 17, обнуление счетчиков 21 и 39, регистров операндов 13 - I3g . и регистров операций 29 - 29.

Таким образом, устройство дл  интерпретации выражений  зыков программировани , не снижа  функциональных возможностей и скорости обработки выражений, обладает более высокой по сравнению с известным устройством экономичностью.

Синтаксический анализ каждой команды выражени  с учетом предшествумцих команд требует только одного такта работы устройства, что соответствует скорости обработки выражений известного устройства.

Потактова  интерпретаци  позвол ет в процессе интерпретации проводить выполнение операций и накопление промежуточных результатов бесскобочного (получаемого ) выражени  с получением окончательного результата за од-н проход слева направо.

Анализ одновременно четырех кодов команд и состо ни  триггера признака при переходе на прерванный уровень обработки позвол ет производить выполнение прерванных операций обработки непосредственно в ходе последующей интерпретации , что повышает скорость обработки, так как исключает многошаговую инте{ претацию позвол ет экономить обсчэудова- ние, потому что резутштат свертки скобочного выражени  помещаетс  в самый первый свободный регистр операндов.

Структурное отображение выражений (адаптаци  устройства к виду выражени ) осуществл етс  установлением соответстви  между операци ми и соотвв ствуюшими им операндами, с одной стороны , а также отображением операций и операндов одного уровн  на соответствующие регистры операций, операндов и логическим подключением послед- , них в процессе интерпретации к соответствующим входам блока обработки, с другой стороны, что устран ет потери времени на вьаов операндов, промежуточных результатов и операций из внешней пам ти, а также значительно повышает экономичность устройства.

S

rt «2 П

4ra

25

f

/7

//y

/5,

7

Э гтЭ30

1

p

Фиг.

r4J

Фиг.З

V:

//2.4

д;г// р|б )фусri.

в,

f Oj

аесгЦ:т: г

decrfCrff;

с . -Гг.

п

п

д)С .j е)

&-п

С R&i

ж) с щ, Л

Claims (1)

1. УСТРОЙСТВО ДНЯ ИНТЕРПРЕТАЦИИ ВЫРАЖЕНИЙ ЯЗЫКОВ ПРОГРАММИРОВАНИЯ, содержащее элементы И, ИЛИ, первый, второй, третий и четвертый регистры команд, входы синхронизации которых соединены с входом синхронизации устройства, информационный вход первого регистра команд соединен с входом команд устройства, выход первого регистра команд соединен с информационным входом второго регистра команд, выход которого соединен с информационным входом третьего регистра команд, выход которого подключен к информационному входу четвертого регистра команд, выходы регистров команд подключены соответственно к первому, второму , третьему и четвертому входам первого дешифратора, первый выход _ч шифратора соединен с первым входом первого элемента ИЛИ, выход которого соединен с первым входом первого блока элементов И, второй вход которого соединен с выходом второго дешифратора, вход которого подключен к выходу счетчика операндов, выход второго дешифратора соединен с первым входом второго блока элементов И, второй вход которого соединен с выходом Второго элемента ИЛИ, первый вход которого соединен с вторым выходом шифратора, гре- тий выход которого соединен с первым входом третьего элемента ИЛИ, четвертый выход соединен с входами установки в нулевое состояние регистров операций, регистров операндов, счетчика операндов, с первым входом блока стековой памяти и с входом синхронизации регистра выдачи, выход которого является выходом данных устройства, информационный вход регистра выдачи подключен к выходу блока обработки, соединенному с первым входом третьего блока элементов И, пятый выход шифратора через элемент НЕ подключен к выходу синтак*· сической ошибки устройства, шестой выход соединен с суммирующим входом счетчика операндов и через первый элемент задержки - с вторым входом первого элемента ИЛИ, вход операндов устройства подключен к первому входу первого блока элементов ИЛИ, выход которого подключен к информационным входам регистров операндов, управляющий вход шифратора подключен к выходу второго элемента задержки, выходы первого дешифратора подключены соответственно к информационным входам шифратора, отличающееся гем, что, с целью упрощения, в нем первый вход четвертого элемента ИЛИ соединен с третьим выходом шифратора, который через третий элемент задержки соединен с вторым входом второго элемента ИЛИ, второй вход четвертого элемента ИЛИ, второй вход блока стековой памяти и второй вход третьего элемента ИЛИ соединены с седьмым выходом шифратора, выход третьего элемента ИЛИ через четвертый элемент задержки соединен с вычитающим входом счетчика операндов и с входом пятого элемента задержки, выход кото-

   SU ,.,,1078432 рого соединен с третьи-м входом первого элемента ИЛИ и с вторым входом третьего блока элементов И, выход которого соединен с вторым входом первого блока элементов ИЛИ, третий и четвертый входы блока стековой памяти соединены соответственно с восьмым и девятым выходами шифратора, выход блока стеков вой памяти соединен с пятым входом первого дешифратора, вход второго элемента задержки соединен с входом синхронизации устройства, первый, второй и третий входы блока обработки соединены соответственно с выходами второго, третьего и четвертого блоков элементов ИЛИ,входы второго блока элементов ИЛИ соединены с выходами каждого (2п + 2)~ го ( η = -1,2) блока элементов И, входы третьего блока элементов ИЛИ соединены с выходами каждого (2п+ 3)-го ( и - Ι,β )блока элементов И, ί ~й вход ( i = 4, ?) четвертого блока элементов ИЛИ соединен с выходом j-ro блока элементов И ( j = 2 ί + 4, 3 ί + 3), первый вход которого соединен с выходом второго дешифратора, второй вход соединен с выходом i-го регистра операций, вход синхронизации которого соединен с выходом второго блока элементов И, информационный вход соединен с входом операций устройства, выход первого блока элементов И соединен с входом синхронизацииm-го регистра операндов, выход первого регистра операндов соединен с первым входом четвертого блока элементов И, второй вход которого подключен к выходу второго дешифратора, выход ί-го ( i = 2, С ) регистра операндов соединен с первыми входами (2 i + + 1)-го. и (2 ί + 2)-го блоков элементов И, вторые входы которых соединены с выходом второго дешифратора, выход второго дешифратора соединен с первым входом (2 2+ 3)-го блока элементов И, второй вход которого подключен к выходу (2+1) -го регистра операндов, выход четвертого элемента ИЛИ соединен с четвертым входом блока обработки, причем блок обработки содержит регистр адреса, узел памяти микропрограмм, регистр микрокоманд, коммутаторы, сдвигатель, регистр суммы, сумматор, группу элементов И-ИЛИ и регистр, выход которого является выходом блока обработки, выход регистра адреса соединен с входом узла памяти микропрограмм, выход которого соединен с входом регистра микрокоманд, первый выход которого подютючен к первому входу первого коммутатора, первый и второй входы которого соединены соответственно с первым и вторым входами группы элементов И-ИЛИ, с первым и вторым входами сумматора, выход которого соединен с первым входом сдвигателя, выход которого соединен с вторым выходом регистра микрокоманд , третий выход которого соединен с управляющим входом регистра, выход второго коммутатора соединен о первым входом третьего коммутатора, первый выход которого соединен с информационным входом регистра, второй выход третьего коммутатора соединен с первым входом первого коммутатора, третий и четвертый входы которого являются соответственно первым и вторым Входами обработки, Второй вход третьего коммутатора соединен с третьим выходом регистра микрокоманд, третий выход подключен к первому выходу регистра суммы, второй выход которого соединен с первым входом регистра адреса, четвертый выход регистра микрокоманд соединен с вторым входом регистра адреса, пятый выход соединен с управляющим входом второго коммутатора, шестой выход соединен с третьим входом сумматора, седьмой выход подключен к второму входу сдвигателя, третий и четвертый входы регистра адреса являются соответственно третьим и четвертым входами блока обработки, выходы группы элементов И-ИЛИ соединены соответственно с информационными входами второго коммутатора.

   1 2