SU1130864A1 - Микропрограммное устройство управлени - Google Patents

Abstract

МИКРОПРОГРАММНОЕ УСТРОЙСТВО УПРАВЛЕНИЯ , содержащее первый и второй блоки пам ти микрокоманд, первый и второй регистры адреса, первьй и второй регистры микрокоманд, первьй и второй формирователи адреса микрокоманд, первьй и второй коммутаторы адреса, первьй и второй коммутаторы управлени , триггер начала параллельного участка, триггер управлени  синхронизацией, первьй и второй триггеры окончани  параллельного участка, триггер пуска, схему сравнени  адресов, генератор тактовых импульсов, первьй, второй, третий, четвертьй, п тьй и шестой элементы ИЛИ, блок элементов ИЛИ, одиннадцать элементов И, первьй и второй элементы И-НЕ, первьй одновибратор и первый элемент задержки, причем вход кода операции устройства соединен с первыми информационными входами первого и второго-регистров адреса и входами первого элемента ИЛИ, выход которого соединен с единичным входом триггера пуска, вход логических условий устройства соединен с первыми входами первого и второго формирователей адреса, вьгходы которых соединены с вторыми информационными входами первого и второго регис;тров адреса соответственно, выход .триггера пуска соединен с первыми входами первого, второго и третьего элементов И, первьй, второй и третий выходы генератора тактовых импульсов соединены с вторыми входами соответственно первого, второго и третьего элементов И, выход первого элемента И соединен с первыми управл ющими входами первого и второго коммутаторов управлени , выход второго элемента И соединен с вторыми управл ющими входами первого и второго коммутаторов, управлени , выход третьего элемента И соединен с третьими управл ющими входами первого С и второго коммутаторов управлени , о выход равенства и выход неравенства 00 схемы сравнени  адресов соединены а: с первыми входами соответственно чет4 вёртого и п того элементов И, выход четвертого элемента И соединен с первыми входами второго и третьего элементов ИЛИ, выход второго элемента ИЛИ соединен с первым и вторым пр мыми и первыми инверсным управл ющими входами первого коммутатора адреса , выход третьего элемента ИЛИ соединен с первым и вторым пр мыми и первым инверсным управл ющими входами второго коммутатора адреса, выход пол  начала параллельного

Description

участка первого регистра микрокоманд соединен с первым входом четвертого элемента ИЛИ и с вторым инверсным управл ющим входом второго коммутатора адреса, выход начала параллельного участка второго регистра микрокоманд соединен с вторьм входом четвертого элемента ИЛИ и вторым инверс ным управл ющим входом первого комму татора адреса, выходы управлени  синхронизацией первого и второго регистров микрокоманд соединены соответственно с первым и вторым входй ми п того элемента ИЛИ и с вторыми входами второго и третьего элемента ИЖСоответственно, .выход п того элемента ИЛИ соединен со счетным входом триггера управлени  синхрони- зацией, единичный и нулевой выходы которого соединены соответственно с первыми и вторыми информационными входами первого и второго коммутаторов управлени , выход п того элемента И -соединен с. первым выходом группы выходов ошибки устройства и с первым входом шестого элемента ИЛИ, выход которого соединен с нулевым входом тригогера пуска, выходы второго и первого коммутаторов управлени  соединены с первыми входами шеетого и седьмого элементов И соответственно , вьпсод шестого элемента И соединен с входами синхронизации второго регистра адреса и второго регистра микрокоманд, выход седьмого элемента И соединен с входами синхронизации первого регистра адреса и первого регистра микрокоманд, выход четвертого элемента ИЛИ соединен с единичным входом триггера начала параллельного участка, единичньй выход которого соединен с первыми входами восьмого, дев того -и дес  того элементов И, первого и второго элементов И-НЕ и с третьими и шестыми информационными входами первого и второго коммутаторов управ лени , выходы конца параллельного участка первого и второго регистров микрокоманд соединены соответственно с единичными входами первого и второго триггеров окончани  параллельного участка, единичный выход первого триггера окончани  параллельного участка соединен с первым входом одиннадцатого элемента И и с вторым входом второго элемента ИНЕ , нулевой выход пер.вого триггера 64 окончани  параллельного участка соединен с вторым чходом восьмого элемента И, выход которого Соединен с третьим входом второго элемента ИЛИ, нулевой выход второго триггера окончани  параллельного участка соединен с вторым входом дес того элемента И, выход которого соединен с третьим входом третьего элемента ИЛИ, единичный выход второго триггера окончани  параллельного участка соединен с вторыми входами одиннадцатого элемента И и первого элемента И-НЕ, выход которого соединен с вторым входом шестого элемента И, выход одиннадцатого элемента И соединен с входом первого одновибратора и с вторыми входами четвертого и п того элементов И, выход одновибратора соединен с входом первого элемента задержки, выход которого соединен с нулевыми входами триггера начала параллельного участка и первого и второго триггеров окончани  параллельного участка, выходы микроопераций первого и второго регистров микрокоманд соединены соответственно с первым и вторым входами блока элементов ИЛИ, группа выходов которого  вл етс  группой выходов микроопераций устройства, выход конца работы группы выходов блока элементов ИЛИ соединен с вторым входом шестого элемента ИЛИ и с вторым входом дев того элемента И, вькод которого соединен с вторым входом группы выходов ошибки устройства, группа выходов адреса первого регистра микрокоманд соединена с первой группой входов схемы сравнени  адресов, с первой группой входов схемы сравнени  адресов, с первой группой информационных входов первого коммутатора адреса и первой и второй группами информационных входов второго коммутатора адреса, выходы первого и второго коммутаторов адреса соединены соответственно с вторьми входами первого и второго формирователей адреса микрокоманд, группа выходов адреса второго регистра микрокоманд соединена с второй группой ВХОДОВ- схемы сравнени  адресов и второй .группой информационных входов первого коммутатора адреса и третьей группой информационных входов второго коммутатора адреса, выходы модифицируемых разр дов адреса первого и второго регистров микрокоманд соединены с третьими входами первого и второго формирователей адреса микрокоманд соответственно, выходы которых соеj динены с вторыми информационными в&одами первого и второго регистров адреса, выходы первого и второго регистров адреса соединены соответст в.енно с адресными входами первого и второго блоков пам ти, выходы кото рых соединены с информационными входами первого и второго регистров микрокоманд соответственно, о т л иЧ а ю щ е е с   тем, что, с целью повьппени  достоверности и оперативности контрол  устройства, в него введены первый и второй коммутаторы операционных частей, дешифратор, счетчик, первый и второй триггеры ошибок, первый, второй, третий и четвертый блоки элементов И, второй и третий элементы задержки, второй одновибратор, седьмой и восьмой элементы ИЛИ, третий элемент И-НЕ, двенадцатый, тринадцатый, четырнадцатьй , п тнадцатый, шестнадцатый и семнадцатый элементы И, причем вьЕход первого элемента И соединен с первым входом двенадцатого элемента И, с входом второго элемента задержки и с входом второго одновибратора , выход которого соединен с уста новочными входами первого и второго регистров микрокоманд, выход второго элемента задержки соединен с первьм входом тринадцатого элемента И, второй вход которого соединен с вьпсо дом одиннадцатого элемента И, вь1ход тринадцатого элемента И соединен с единичным входом триггера управлени  синхронизацией, единичный выход триггера начала параллельного участка соединен с вторым входом двенадцатого элемента И, выход которого соединен со счетным .входом счетчика выходы счетчика соединены с входами дешифратора, выходы дешифратора сое динены с соответствующими управл ю ,дими входами первого и второго коммутаторов операционных частей, выходы которых соединены с первыми входами первой и второй схем сравнени  операционных частей соответственно, выход логических условий первого регистра микрокоманд соединен с пер выми входами первого и второго блоков элементов И, вьигод первого блок 1 4 элементов И соединен с первым информа ционным входом первого коммутатора адреса, первым и вторым информационными входами второ.го коммутатора адреса, выход второго.блока элементов И соединен с вторым входом второй схемы сравнени  операционных частей , выход неравенства которой соединен с первым входом четырнадцатого элемента И, выход логических условий второго регистра микрокоманд соединен с первыми входами тр.етьего и четвертого блоков элементов И, выход третьего блока элементов И соединен с вторым входом первой схемь сравнени  операционных частей, выход которой соединен с первым входом п тнадцатого элемента И, выход четвертого блока элементов И соединен со вторым и третьим информационными входами первого коммутатора-адреса, третьим, информационным входом второго коммутатора адреса, выход начала параллельного участка первого регистра микрокоманд соединен с третьим инверсным управл ющим входом первого коммутатора адреса, выход начала параллельного участка второго регистра микрокоманд соединен с третьим инверсным управл ющим входом второго коммутатора адреса, нулевой выход триггера начала параллельного участка соединен с первыми входами шестнадцатого и семнадцатого элементов И, с вторыми входами первого и четвертого блоков элементов И и с входом третьего элемента задержки, выход которого соединен с третьими и четвертыми пр мыми управл ющими входами первого и второго коммутаторов адреса, единичный выход первого триггера окончани  параллельного участка соединен с первым входом третьего элемента И-НЕ и с вторым входом шестнадцатого элемента И, выход которого соединен с третьим выходом группы выходов устройства, единичный выход второго триггера окончани  параллельного участка соединен с вторым входом третьего элемента И-НЕ и с вторым входом семнадцатого элемента И, выход которого соединен с четвертым выходом группы выходов устройства, выход третьего элемента И-НЕ соединен с вторыт) . входом четырнадцатого и п тнадцатого -элементов И, выходы которых соединены с единичными входами первого и второго триггеров ошибок соответственно , единичные выходы первого и второго триггеров ошибок соединены соответственно с первым и вторым входами седьмого элемента ИЛИ, выход которого соединен с третьим входом шестого элемента ИЛИ, с п тым выходом группы выходов ошибок устрой ства, выход первого одновибратора соединен с первым входом восьмого 1 4 элемента РШИ, второй вход которого соединен с выходом второго элемента И-НЕ, выход восьмого элемента ИЛИ соединен с вторым входом седьмого элемента И, выход двенадцатого элемента И соединен с установочным входом счетчика, единичный выход триггера начала параллельного участка соединен с вторыми входами второго и третьего блоков элементов И.

Изобретение относитс  к цифровой вычислительной технике и может быть использовано при разработке устройст управлени  параллельными процессами вычислительных и управл ющих систем Известны микропрограммные устройства управлени , содержащие первый и второй блоки пам ти микрокоманд, регистры микрокоманд и адреса, формирователи адреса, триггеры, элементы И 1 и 2. Недостатками указанных устройств  вл ютс  низка  производительность и узка  область применени , обусловленные их невозможностью управлени  параллельными процессами, а также низка  достоверность функционировани , обусловленна  отсутствием средств контрол  адресов при выходе из параллельного режима. Известно микропрограммное устройство управлени , содержащее первый и второй блоки пам ти микрокоманд, первый и второй регистры адреса, первый и второй коммутаторы, блок синхронизации, первый и второй триггеры управлени , элементы И и ИЛИ СЗЗ. Недостатками данного устройства  вл етс  низка  производительность, обусловленна  отсутствием технических средств дл , управлени  параллельными процессами и перетактовкой устройства при последовательном выполнении двух четных (нечетных) мик . рокоманд, а также низка  достоверность функционировани . Наиболее близким к изобретению по технической сущности и достигаемому положительному эффекту  вл етс  микропрограммное устройство управлени , содержащее первый и второй блоки пам ти микрокоманд, первый и второй регистры адреса, первый и второй регистры микрокоманд, схему сравнени , первый - четвертый коммутаторы, формирователь тактовых импульсов, первый и второй формирователи адреса, первый-п тый триггеры управлени , первый-восьмой элементы И, перый-седьмой элементы ИЛИ, первый и второй элементы И-НЕ одновибратор ,- блок элементов ИЛИ, причем вход логических условий устройства соединен с первыми информационными входами первого и второго формирователей адреса, выходы которых соединены с первыми входами соответственно первого и второго регистров адреса, вход кода операции устройства соединен со вторыми информационными входами первого и второго регистров адреса , выходы которых соединены с информационными входами соответственно первого и второго блоков пам ти микрокоманд , выходы первого и второго элементов И соединены с управл ющими входами соответственно первого и второго блоков пам ти микрокоманд, выходы которых соединены с входами соответственно-первого и второго регистров микрокоманд, первый управл ющие выходы первого и второго регистров микрокоманд соединенных с единичными входами соответственно первого и второго триггеров управлени , выходы микроопераций первого и второго регистров микрокоманд соединены соответственно с первым и вторым входами блока элементов ИЛИ,

5 . 1

выход которого  вл етс  выходом микроопераций устройства, выход адреса .первого регистра микрокоманд соединен с первыми информационными ,входами первого.и второго коммутаторов, выход адреса второго регистра микрокоМанд соединен с вторыми информационными входами первого и второго коммутаторов , выходы которых соединены с вторыми информационными входами соответственно первого и второго , формирователей адреса, вход кода операции устройства через первьш элемент ИЛИ соединен с единичным входом третьего триггера управлени , единичный выход которого соединен с входом формировател  тактовых импульсов, первый выход формировател  тактовых импульсов соединен с нулевыми входами триггеров полей микроопераций первого и второго регистров микрокоманд и с первыми информационными входами третьего и четвертого коммутаторов , выходы которых соединены с первыми входами соответственно первого и второго-элементов И, второй и третий выходы формировател  тактовых импульсов соединены соответственно с вторымии третьими информационными входами третьегоИ четвертого коммутаторов, единичный выход четвертого триггера управле- ни  соединен с первыми управл югцими входами третьего, четвертого коммутаторов , лервыми входами третьего, четвертого, п того элементов И и первого и второго элементов И-НЕ, выходы которых соединены с вторыми входами соответственно первого и второго элементов И, второй управл ющий выход первого регистра микрокоманд соединен с первыми входами второго и третьего элементов ИЛИ, выход которого соединен с первым управл ющим входом первого коммутатора, второй управл ющий выход второго регистра микрокоманд соединен с первым входом четвертого и вторым входом второго элементов ИЛИ, .выход которого соединен с Т-входом п того триггера управлени , единичный выход п того триггера управлени  соединен с вторыми управл ющими входами- третьего и четвертого коммутаторов, а нулевой выход - с третьими управл ющими входами третьего и четвертого коммутаторов , третьи управл ющие выходы первого и второго регистров микрокоманд

30864Л

через п тый элемент ИЛИ соединены с единичным входом четвертого триггера управлени , нулевой выход которого соединен с вторым управл ющим вхо5 дом первого коммутатора и первым

управл ющим входом второго коммутатора , нулевые выходы первого и второго триггеров управлени  соединены с вторыми входами соответственно треть10 его и п того элементов И, выходы которых соединены с вторыми входами соответственно третьего и четвертого элементов ИЛИ, выход которого соединен с вторым управл ющим вхо (з До второго коммутатора, третьи

управл ющие выходы первого и второго регистров микрокоманд соединены с третьими управл ющими входами соответственно первого и второго ком20 fyтaтopoв, единичный выход первого

триггера управлени  соединен с вторым входом первого элемента И-НЕ и первым входом шестого элемента И, единичный вьрсод второго триггера

5 управлени  соединен с вторым входом второго элемента И-НЕ и вторым входом шестого элемента И, выход которого соединен с первыми входами седьмого и восьмого элементов И,

0 а через одновибратор - с нулевыми входами первого, второго и четвертого триггеров обнулени , выходы адреса первого и второго регистров микрокоманд соединены соответствен5 но с первым и вторым входами схемы сравнени , пр мой и инверсный выход которой соединены с вторыми входами соответственно седьмого и восьмого элементов И, выход седьмого элемен0 та И соединен с третьими входами

третьего и четвертого элементов ИЛИ, выход восьмого элемента И соединен с первыми входами шестого и седьмого элементов ИЖ, выходы которых

5 соединены соответственно с нулевым входом третьего триггера управлени  и выходом ошибки устройства, выход конца операции блока элементов ИЛИ соединен с вторыми входами шестого

0 элемента ИЛИ и четвертого элемента И, выход которого соединен с вторым входом седьмого элемента ИЛИ ). Недостатками известного устройст ва  вл ютс  низка  достоверность

5 и оперативность контрол , обусловленные тем, что контроль адресов выхода из параллельного режима осу .ществл етс  только в конце выполнени  параллельных микроподпрограмм. Во врем  выполнени  параллельных микроподпрограмм пол  логических условий микрокоманд свободны, т.е. существует естественна  структурна  .избыточность полей логических условий , котора  может быть использована дл  контрол  выполнени  параллел ных микроподпрогр.амм не только во врем  окончани  параллельных участков , но и в ходе выполнени  самих параллельньк микроподпрограмм. В устройстве полностью отсутствует сонтроль функции выходов устройства поскольку проверкой охвачены лишь адресные цепи. Кроме того, результа контрол  при выполнении параллельных микроподпрограмм формируетс  только в конце их реализации, что существенно увеличивает врем  обна ружени  ошибки и устранени  ее последствий . При выполнении параллельных микроподпрограмм известное устройство может перейти в режим зависани  одного из каналов, вследствие того, что выход другого канала на последо вательные мйкроподпрограммы не буде обнаружен. Путем перекрестного зада ни  частей микрокоманд в свободных пол х логических условий и последую щим сравнением кодов частей микроко манд, записанных в поле логических условий одного блока пам ти с часть микрокоманд другого блока пам ти мо но существенно повысить достоверность и оперативность контрол  устройства . Данна  возможность в извес ном устройстве не реализована, что и приводит к низкой достоверности и оперативности контрол . Цель изобретени  - повышение достоверности и оперативности контрол микропрограммного устройства управлени . Поставленна  цель достигаетс  те что в микропрограммное устройство управлени , содержащее первый и вто рой блоки пам ти микрокоманд, первы и второй регистры адреса, первый и второй регистры микрокоманд, первый и второй формирователи адреса микрокоманд, первый и второй коммут торы адреса, первый и второй коммутаторы управлени , триггер начала параллельного участка, триггер упра лени  синхронизацией, первый и второй триггеры окончани  параллельног 1 46 участка, триггер пуска, схему.сравнени  адресов, генератор тактовых импульсов, первый, второй, третий, четвертый, п тый и шестой элементы ИЛИ, блок элементов ИЛИ, одиннадцать элементов И,первый и второй элементы И-НЕ, первый одновибратор и первый элемент задержки, причем вход кода операции устройства соединен с первыми информационными входами первого и второго регистров адреса и входами первого элемента ИЛИ, выход которого соединен с единичным входом триггера пуска, вход логических условий устройства соединен с первыми входами первого и второго формирователей адреса, выходы которых соединены с вторыми информационными входами первого и второго регистров адреса соответственно, выход триггера пуска соединен с первыми входами первого, второго и третьего элементов И, первый, второй и третий выходы генератора тактовых импульсов соединены с вторыми входами соответственно первого, второго и третьего элементов И, выход первого элемента И соединен с первыми управл ющими и второго коммутатовходами первого ров управлени , выход второго э емента И соединен с вторыми управл ющими входами первого и второго коммутаторов управлени , выход третьего элемента И соединен с третьими управл ющими входами первого и второго коммутаторов управлени , выход равенства и выход неравенства схемы сравнени  адресов соединены с первыми входами соответственно четвертого и п того элементов И, выход четвертого элемента И соединен с первыми входами второго и третьего элементов ИЛИ, выход второго элемента ИЛИ соединен с первым и вторым пр мыми и первым инверсным управл ющими входами первого коъ1мутатора адреса, выход третьего элемента ИЛИ соединен с первым и вторым пр мыми и первым инверсным управл ющими входами второго коммутатора адреса, выход пол  начала параллельного участка первого регистра микрокоманд соединен с первым входом четвертого элемента ИЛИ и с вторым инверсным управл ющим входом второго коммутатора адреса, выход начала параллельного участка второго регистра микрокоманд соединен с вторым входом четвертого эле71 мента ИЛИ и вторым инверсным управл ющим входом первого коммутатора адреса, выходы управлени  синхронизацией первого и второго регистров микрокоманд соединены соответственно с первым и вторым входами п того элемента ИЛИ и с вторыми входами второго и третьего элементов ИЛИ соответственно, выход п того элемента ИЛИ соединен со счетным входом триггера управлени  синхронизацией, единичный и нулевой выходы которого соединены соответственно с первыми и вторыми информационными входами первого и второго коммутаторов управ лени , выход п того элемента И соеди нен с первым выходом группы выходов ошибки устройства и с первым входом шестого элемента ИЛИ, выход которого соединен с нулевым входом триггера пуска, выходы вторрго и первого коммутаторов управлени  соединены с пер выми входами шестого и седьмого элементов И соответственно, выход шестого элемента И соединен с входами синхронизации второго регистра адреса и второго регистра микрокоманд ыход седьмого элемента И соединен с входами синхронизации первого регистра адреса и первого регистра микрокоманд, выход четвертого элемента ИЛИ соединен с единичным входом триггера начала параллельного участка, единичный выход Которого, соединен с первыми входами восьмого дев того и дес того элементов И, .первого и второго элементов И-НЕ и с третьими и шестыми информационными входами первого и второго коммутаторов управлени , выходы кон ца параллельного участка первого и второго регистров микрокоманд сое динены соответственно с единичными входами первого и второго триггеров окончани  параллельного участка, ед ничный выход первого триггера окончани  параллельного участка соедине с первым входом одиннадцатого эл1еме та И и с вторым входом второго элемента И-НЕ,.нулевой выход первого триггера окончани  параллельного участка соединен с вторым входом восьмого элемента И, выход которого соединен с третьим входом второго элемента ИЛИ, нулевой выход второго триггера окончани  параллельного участка соединен с вторым входом дес того элемента И, выход которого соединен с третьим входом третьего элемента ИЛИ, единичный выход второго триггера окончани  параллельного участка соединен с .вторыми входами одиннадцатого элемента И и первого элемента И-НЕ, выход которого соединен с- вторым входом шестого элемента И, выход одиннадцатого элемента И соединен с входом первого одновибратора и с вторыми входами четвертого и п того элементов И, выход одновибратора соединен с входом первого элемента задержки, выход которого соединен с нулевыми входами триггера начала параллельного участка и первого и второго триггеров окончани  параллельного участка, выходы микроопераций первого и второго регистров микрокоманд соединены соответственно с первым и вторым входами блока элементов ИЛИ, группа выходов которого  вл етс  группой выходов микроопераций устройства, выход конца работы группы выходов блока элементов ИЛИ соединен с вторым входом шестого элемента ИЛИ и свторым входом дев того элемента И, выход которого соединен с вторым входом группы выходов ошибки устройства, группа выходов адреса первого регистра микрокоманд соединена с первой группой входов схемы сравнени  адресов , с первой группой входов схемы сравнени  адресов, с первой группой информационных входов первого коммутатора адреса и первой и второй группами информационных входов второго коммутатора адреса, выходы первого и второго коммутаторов адреса соединены соответственно с вторыми входами первого и второго формирователей адреса микрокоманд, группа выходов адреса второго регистра микрокоманд соединена с второй группой входов схемы сравнени  адресов и второй группой информационных входов первого коммутатора адреса и третьей группой информационных входов второго коммутатора.адреса, выходы модифицируемых разр дов адреса первого и второго регистров микрокоманд соединены с третьими входами первого и второго формирователей адреса микрокоманд соответственио, выходы которых соединены с вторыми информационными .входами первого и второго регистров адреса, выходы первого и второго регистров адреса соединены соответственно с адресными входами первого и второго блоков пам ти, выходы которых /соединены с информационньши входами первого и второго регистров микрокоманд соответственно , введены первый и второй коммутаторы операционных частейд дешифратор счетчик-, первый и второй триггеры ошибок, первый, второй, третий и чет вертый блоки элементов И, второй и третий элементы задержки, второй одновибратор, седьмой и йосьмой элементы ИЛИ, третий элемент И-НЕ, двенадцатый , тринадцатьй четырнадцатый , п тнадцатый, шестнадцатый и сем

надцатый элементы И,причем выход первого элемента И соединен с первым входом двенадцатого элемента И, : с входом второго элемента задержки и с входом второго одновибратора, выход которого соединен с установочными входами первого и второго регистров микрокоманд, выход второго элемента задержки соединен с первым входом тринадцатого элемента И,, вто- рой вход которогосоединен с выходом одиннадцатого элемента И, выход тринадцатого элемента И соединен с единичным входом триггера управлени  синхронизацией, единичный выход триг-30 гера начала параллельного участка соединен с вторым входом двенадцатог элемента И, выход которого соединен со счетным входом счетчика, выходы счетчика соединены с входами дешифра тора, выходы дешифратора соединены с соответствуюпщми управл ющими входами первого и второго коммутаторов операционных частей, вькоды кото рых соединены с перзым  входами первой и второй схем сравнени  операционных частей соответственно, выход логических условий первого регистра микрокоманд соединен с первыми входа ми первого и второго блоков элементов И, выход первого блока элементов И соединен с первым информационным входом первого коммутатора адреса , первым и вторым информационными входами второго коммутатора адреса, выход второго блока элементов И соединен с вторым входом второй .схемы сравнени  операционных частей , выход неравенства которой соединен с первым входом четырнадцатого элемента И, выход логических условий второго регистре микрокоманд соединен с первыми входами

выход начала параллельного участка BTopqro регистра микрокоманд соединен с третьим инверсным управл ющим входом второго коммутатора адреса, нулевой выход триггера начала параллельного участка соединен с первыми входами шестнадцатого и семнадцатого элементов И, с вторыми входами первого и четвертого блоков элементов И и с входом третьего элемента задержки, выход которого соединен с третьими и четвертыми пр мыми управл ющими входами первого и второго коммутаторов адреса, единичный третьего и четвертого блоков элементов И, выход третьего блока элементов И соединен с вторым входом первой схемы сравнени  операционных частей, выход которой соединен с первым входом п тнадцатого элемента И, выход четвертого блока элементов И соединен с вторым и третьим информационными входами первого коммутатора адреса, третьим информационным входом второго коммутатора адреса, выход начала параллельного участка первого регистра микрокоманд соединен с третьим инверсным управл ющим входом первого коммутатора адреса. выход первого триггера окончани  параллельного участка соединен с первым входом третьего элемента И-НЕ и с вторым входом шестнадцатого элемента И, выход которого соединен с третьим выходом группы выходов устройства, единичный выход второго триггера окончани  цараллельного участка соединен с вторым входом третьего элемента И-НЕ и с вторым входом семнадцатого элемента И, выход которого соединен с четвертым выходом группы выходов устройства, выход третьего элемента И-НЕ соединен с вторым входом четырнадцатого и п тнадцатого элементов И, выходы которых соединены с- единичными входами первого и второго триггеров ошибок соответственно, единичные выходы первого-и второго триггеров ошибок соединены соответственно с первым и вторым входами седьмого элемента ИЛИ, выход которого соединен с третьим входом шестого элемента ИЛИ, с п тым выходом группы выхоДов ошибок устройства, выход первого одновибратора соединен с первым входом восьмого элемента ИЛИ, второй вход которого соединен с выходом второго элемента И-НЕ, выход восьмого элемента ИЛИ соединен с вторым входом седьмого элемента И, выход двенадцатого элемента И соединен с установочным входом счетчика, единичный выход триггера начала параллельного участка соединен с вторыми входами второго и третьего блоков элементов И Сущность изобретени  состоит в по вьшении достоверности и оперативност контрол  на основе использовани  естественной структурной избыточност полей логических условий при выполне нии параллельных участков путем пере крестного задани  в свободных пол х частей микрокоманд параллельных микроподпрограмм . Введение первого-четвертого блоков элементов И, первого и второго коммутаторов операционных частей, первой и второй схем сравнени , второго одновибратора, третьего элемента И-НЕ, четырнадцатого и п тнадцато го элементов И, первого и второго триггеров ошибок, седьмого элемента ИЛИ и обусловленных ими св зей позвол ет осуществить контроль микро команд, записанных в первом и втором блоках пам ти, и выдачу сигнала ошиб ки при искажении информациии, считываемой из первого или второго блоков пам ти. Введение двенадцатого элемента И, счетчика и дешифратора и обусловленных ими св зей позвол ет осуществл т выбор частей микрокоманд, записанных в первом и второ блоках пам ти. Введение восьмого элемента ШШ, тринадцатого элемента И, второго эле мента задержки и обусловленных ими св зей позвол ет осуществить прохождение тактового импульса с выхода первого коммутатора управлени  на входы синхронизации первого регистра адреса и первого регистра микрокоман при выходе из параллельного режима, а также осуществл ть установку триггера управлени  синхронизацией в еди ничное состо ние с временем задержки после окончани  параллельных участков. Введение шестнадцатого и семнадцатого элементов И и обусловленных ими св зей позвол ет формировать сигналы ошибок в параллельном режиме . Введение третьего элемента задержки и обусловленных им св зей позвол ет производить блокировку первого и второго коммутаторов адреса нулевым сигналом при входе в параллельный режим. На фиг. 1 приведена функциональна  схема устройства; на фиг, 2 функциональна  схема первого и второго формирователей адреса; на фиг. 3 - формат микрокоманд, считьгваемых из блоков пам ти; на фиг. 4 структурна  схема контрол  устройства; на фиг. 5 - временна  диаграмма работы устройства. Параллельное микропрограммное устройство управлени  с контролем (фиг. 1) содержит первый блок 1 пам -. ти микрокоманд (ПЗУ 1), второй блок 2 пам ти микрокоманд (ПЗУ 2), первый регистр 3 адреса, второй регистр 4 адреса, первый регистр 5 микрокоманд , содержащий поле 5;1 адреса, поле 5.2 логических условий, поле 5.3 микроопераций, поле 5.4 метки М;, конца параллельного участка микропрограммы, поле 5.5 метки Мл начала параллельного участка, поле 5.6 метки Mj управлени  синхронизацией , поле 5.7 модифицируемого разр да адреса, второй регистр 6 микрокоманд, содержащий поле 6.1 метки Mj управлени  синхронизацией, поле 6.2 метки Mj начала параллельного участка микропрограммы, поле 6.3 метки М конца параллельного участка микропрограммы, поле 6.4 микроопераций, поле 6.5 логических условий, поле 6.6 адреса, поле 6,7 модифицируемого разр да адреса, первую схему 7 сравнени  операционных частей, вторую схему 8 сравнени  операционных частей, схему 9 сравне- ни  адреса, первый формирователь 10 адреса микрокоманд, второй формирователь 11 адреса микрокоманд, первый коммутатор 12 адреса, второй коммутатор 13 адреса, первый коммутатор 14 управлени , второй коммутатор 15 управлени , первый коммутатор 16 операционных частей, второй коммутатор 17 операционных частей. счетчик 18, дешифратор 19, генератор 20 тактовых импульсов, триггер 21 управлени  синхронизацией, первый триггер 22 ошибки, второй триггер 23 ошибки, первый триггер 24 окончани  параллельного участка, триггер 25 начала параллельного участка, второй триггер 26 окончани  параллельного участка, триггер 27 пуска, второй одновибратор 28, первый элемент 29 задержки, первый одновибратор 30, вторбй элемент 31 задержки, первый блок элементов И 32, второй блок элементов И 33, третий блок элементов И 34, четвертый блок элементов -И 35, первый элемент И 36, второй элемент И 37, третий элемент И 38, двенадцатый элемент И 39, четырнадцатый элемент И 40, п тнадцатый элемент И 41, четвёртьш элет мент И 42, п тый элемент И 43, тринадцатый элемент И 44, семнадцатый элемент И 45, дес тый элемент И 46, шестой элемент И 47, седьмой эле-мент И 48, одиннадцатый элемент И 49 восьмой элемент И 50, дев тый элемент И 51,. шестнадцатый элемент И 52 первый элемент И-НЕ 53, второй элемент Й-НЕ 54, блок элементов ИЛИ 55, первьй элемент ИЛИ 56, второй элемент ИЛИ 57, третий элемент ИЛИ 58, четвертый элемент ИЛИ 59, п тый элемент ИЛИ 60, седьмой элемент ИЛИ 61, восьмой элемент ИЛИ 62, шестой элемент ИЛИ 63, третий элемент 64 задержки , третий элемент И-НЕ 65. Кроме того, на фиг. 1 показаны: вход 66 кода операции устройства, выход 67 микроопераций устройства, выход 67,1 микрооперации конца работы, группа выходов 68 ошибки устройства, выход 69 первого элемента И 36, выход 70 (71) второго (третьего) элемента И 37 (38), единичный (нулевой) выход 72 (73) триггера 21 управлени  синхронизацией, выход 74 (75) полей 5.6 (6.1) управлени , синхронизацией регистра 5 (6) микрокоманд соответственно, выход 76 (77) восьмого (дес того) элемента И 50.(46), единичный выход 79 (78) первого (второго) триггера 24 (26) управлени , единичный (нулевой) выход 80 (81) второго триггера 25 управлени , выход 82 (83) шестого (седьмого) элемента И 47 (48), выход 84 (85) первого (второго) коммутатора 12 (13 адреса, выход 86 (87) пол  5.3 (6.4) микроопераций первого (второго) регистра 5 (6) микрокоманд, первый п-й 88.1-88.П выходы дешифратора соответственно , выход 89 логических условий устройства.

Формирователь 10 (11) адреса (фиг. 2) содержит элемент ИЛИ 90   мультиплексор 91.

На фиг. 3 показан формат микрокоманд , хран щихс  в ПЗУ 1 и ПЗУ 2, которые содержат: поле адреса А, поле микроопераций МО, поле логических условий ЛУ, модифицируемый разр д адреса МР, метки , М и М, (причем:

1, если микрокоманда  вл етс  последней в параллельной

М. Ч 1 микроподпрограмме;

О, в противном случае; Г 1, если микрокоманда пред- ,, J шествует началу параллельной 2 I микроподпрограммы;

LО, в противном случае;

{1, если после нечетной (четной ) должна следовать нечетма  (четна ) микрокоманда; О, в противном случае.

На временной диаграмме (фиг. 5) показаны изменени  сигналов на входах-выходах элементов функциональной схемы устройства. Числа на оси ординат указывают номера входов-выходов элементов функциональной схемы устройства . Последовательности синхроимпульсов T/i , Тг, и Тз соответствуют последовательност м синхроимпульсов на выходах 70, 71 и 69 функциональной схемы устройства соответственно. Кроме того, на фиг. 5 прин ты следующие сокращени : PAMKi - регистр адреса микрокоманд 3, РМКс - регистр микрокоманд 5. .

Микропрограммное устройство управлени  содержит .следующие группы технических средств: средства хранени  и формировани  микрокоманд; Средства управлени  и синхронизации; средства . управлени  адресацией и распараллеливанием; средства контрол .

К средствам хранени  и формировани  микрокоманд относ тс  ПЗУ 1 и ПЗУ 2, регистры 3 и 4 адреса, регистры 5 и 6 микрокоманд, формирователи 10 и 11 адреса микрокоманд, коммутаторы 12и 13 адреса. Данные средства обеспечивают хранение последовательных И параллельных мик- роподпрограмм, формирование адресов очередных микрокоманд,- а также формирование начальных адресов микроподпрограмм в соответствии с кодом операции.

ПЗУ 1 и ПЗУ 2 предназначены дл  хранени  последовательных и параллельных микроподпрограмм. Параллельными микроподпрограммами назовем такие микроподпрограммы, которые выполн ютс  параллельно (одновременно ) и независимо одна от другой. Адрес входа и выхода из параллельных микроподпрограмм одинаков дл  ПЗУ 1 и ПЗУ 2. Первый 3 и второй 4 регистры адре са предназначены дл  записи кодов операций, поступающих на вход 66 кода операции устройства, и адресов очередных микрокоманд, формируемых в формировател х 10 и 11 адреса. Первый 10 и второй 11 формирователи адреса предназначены дл  формировани  исполнительных адресов очередных микрокоманд. Элемент ИЛИ 90 (фиг. 2) предназна чен дл  модификации разр да адреса очередной микрокоманды, поступающего на вход 5.7 (6.7) формировател  10 (11) адреса, в соответствии со значе нием провер емого логического услови  Мультиплексор 91 (фиг. 2) предназначен дл  коммутации значений логических условий, поступающих на вход 89 устройства, в зависимости от кода логических условий, поступаю щего на вход 84 (85) формировател  10 (11) адреса. Мультиплексор 91 реализует следующую логическую функЦИЮ1 , t.v xi.Ai; - . L- I где х- - значение 1-го логического услови  на входе 89 устройства; л,.лк, . где j Kj, если в соответствующе разр де пол  5.2 (6.5 регистра 5(6) записа- на 1, если в соответствующе разр де пол  5.2 (6.5 регистра 5(6) записан m - разр дность пол  логически условий регистра 5(6). микрокоманд; г - разр дность значений логических условий, поступающих на вход 89 устройства, первый 5 и второй 6 регистры микрокоманд предназначены дл  записи MMKрокоманд , считываемых из ПЗУ 1 и ПЗУ 2 соответственно. . Первый 12 и второй 13 KOMMyTktoры адреса предназначены дл  коммута ции адресов очередных микрокоманд 1 416 1 в различных режимах функционировани  устройства. К средствам управлени  и синхронизации относ тс  генератор 20 тактовых импульсов, триггер 27 пуска, первый 36, второй 37,третий 38 элементы И, первый 14 и второй 15 коммутаторы управлени , второй одновибратор 28, триггер 21 управлени  синхронизацией, блок элементов ИЛИ 55, п тый элемент ИЛИ 60, шестой элемент ИЛИ 63, восьмой элемент ИЛИ 62, первый 53 и второй 54 элементы И-НЕ, четвертый 42, п тьй 43, шестой 47 и седьмой 48 элементы И. Данна  группа средств предназначена дл  синхронизации и управлени  работой элементов и узлов устройства . Генератор 20 тактовых импульсов предназначен дл  формировани  трех последовательностей Т-) - t тактовых импульсов. Триггер 27 пуска предназначен дл  управлени  работой первого 36, второго 37 и третьего 38 элементов И, которые на выходах 69, 70 и 71 формируют соответственно последовательности тактовых импульсов Tj, 1 z Первый 14 и второй 15 коммутаторы управлени  предназначены дл  коммутации тактовых импульсов Tj в зависимости от режима работы устройства. Триггер 21 управлени  синхронизацией предназначен дл  управлени  перетактовкой устройства. В точках перетактовки, когда после четной (нечетной) микрокоманды должна идти четна  (нечетна ) микрокоманда, по сигналу Mj производитс  .изменение прив зки номера тактового импульса к номеру блока пам ти. При этом из одного блока пам ти. ПЗУ 1 (ПЗУ 2) подр д считываютс  две микрокоманды; Второй одновибратор 28 предназначен дл  формировани  единичного сигнала сброса операционных полей регистров 5 и 6 микрокоманд. I Блок элементов ИЛИ 56 предназначен дл  формировани , сигналов управ лени  объектом в различных режи- мах функционировани . П тый зле-. мент ИЛИ 60 предназначен дл  формировани  сигнала перетактовки, поступающего с регистра 5 или 6 микрокоманд . Шестой элемент ИЛИ 63 предназначен дл  формировани  сигнала

останова устройства, восьмой элемент ИЛИ 62 предназначен дл  формировани  единичного сигнала, управл ющего прохождением тактовых импульсов через элемент И 48 на входы синхронизации регистра 3 адреса и регистра 5 микрокоманд. Первьй 53 и второй 54 элемента И-НЕ предназначены дл  управлени  прохождением тактовых импульсов через элементы И 47 и 48. Четвертый элемент И 42 предназначен дл  формировани  управл ющего сигнала в момент окончани  параллельных микроподпрограмм. П тый элемент И 43 предназначен дл  формировани  сигнада ошибки в момент окончани  параллельных шкроподпрограмм при.несовпадении адресов выхода из параллельного режима, выполнени  микроподпрограмм . Шестой 47 и седьмой 48 элементы И предназначены ,цл  управлени  прохождением тактовых импульсоЁ на входы синхронизации регистров 3 и 4 адреса и регистров 5 и 6 микрокоманд

К средствам управлени  адресацией и распараллеливанием относ тс  коммутаторы , первый триггер 24 окончани  .параллельного участка, триггер 2 начала параллельного участка, второй триггер 26 окончани  параллельного ;участка, элемент 29 задержки, одно:вибратор 30, элементы И 46, 49 и 50, элемент.ИЛИ. 59, второй элемент 31 задержки , элемент И 44, которые выполн ют функции: управлени  адресными цеп ми в зависимости от режима работы и точки микропрограммы; реализации операций распараллеливани  при переходе к выполнению параллельных микроподпрограмм} реализации опера ции объединени  в точках схождени  параллельны: микроподпрограмм«

Элемент 29 задержки предназначен дл  формировани  сигнала сброса триггеров 24 - 26 посл.е выхода из параллельного выполнени  микроподпрограмм Адрес выхода записываетс  в регистр адреса по тактовому импульсу, проход щему через элемент И 48. Разрешающим сигналом дл  прохождени  тактового импульса через элемент И 48  вл етс  единичный сигнал, формируемый первьм одновибратором 30 и проход  щий через элемент ИЛИ 62. Затем производитс  перевод триггеров 24 - 26 в нулевое (исходное) состо ние.

Триггер 25 начала параллельного участка предназначен-дл  управлени 

работой устройства при одновременном выполнении параллельных микроподпрограмм .

Первый 24 и второй 26 триггеры окончани  параллельных участков предназначены дл  блокировки прохождени  тактовых импульсов на входы синхронизации регистров 3,5 и 4,6 после выполнени  параллельных участков ,

К средствам контрол  устройства , относ тс  схемы 7 и 8 сравнени  операционных частей, схема 9 сравнени  адресов, коммутаторы 16 и 17 операционных частей, счетчик 18, дешифратор 19, первый и второй триггеры 22 и 23 ошибок, первый-четвертьш блоки 32-35 элементов И, элементы И 39, 40, 41, 42, 43, 45, 51 и 52 элемент ИЛИ 61 и элемент И-НЕ 65. Указанные элементы осуществл ют оперативный контроль функционировани  устройства при выполнении параллельных микроподпрограмм.

Схема 9 сравнени  адресов микрокоманд производит сравнение адресных частей микрокоманд, которые  вл ютс  последними в параллельных микроподпрограммах, и формирует сигнал ошибки при их несовпадении. Схемы 7 и 8 сравнени  операционных частей микрокоманд производ т в па;раллельном режиме работы устройства |сравнение групп разр дов операционных частей микрокоманд из одного канала с кодами, записанными в свободньк разр дах логических условий другого канала. При несовпадении контролируемых разр дов происходит формирование сигнала ошибки и останов устройства. Элемент И 51 формирует сигнал ошибки при вьщаче операций конца работы при выполнении параллельньк микроподпрограмм. Элемент И 52 формирует сигнал ошибки при считывании метки М, из ПЗУ 1 в параллельном режиме, элемент И 53 формирует сигнал ошибки при считывании метки Mj из ПЗУ 2 в параллельном режиме. Счетчик 18 и дешифратор 19 предназначены дл  формировани  номеров групп разр дов операционных частей и управлени  коммутаторов 16 и 17 операционных частей.

Устройство функционирует в следующих режимах: выполнени  последовательных микроподпрограмм и выпол нени  параллельных микроподпрограмм. 19 .1 Режим выполнени  последовательных микроподпрограмм. В исходном состо нии все триггеры и регистры устройства наход тс  в нулевом состо нии.- После прихода кода операции начального адреса микроподпрограммы на вход 66 устройства сигнал с выхода элемента ИЛИ 56 устанавливает триггер 27 в единичное состо ние, который разрешает прохождение последовательностей тактовых импульсов Гз , Tj и T/j через элементы И 36 - 38 соответственно . При этом, перед считыванием очередной микрокоманды тактовый импульс с выхода 69 подаетс  на одновибратор 28, на выходе которого формируетс  единичный сигнал, производ щий обнуление операционных полей регистров 5 и, 6 микрокоманд. Тактовый импульс с выхода 70 (71) элемента И 37 (38) через коммутатор 14. (15) и элемент И 48 .(47) подаетс  на входы синхронизации регистров 3 и 5 (4 и 6), причем запис информации в регистр 3 (4) происходит по переднему фронту тактового импульса, а в регистр 5 (6) - по заднему фронту тактового импульса. По переднему фронту тактового импульса ) происходит обращение к блоку пам ти ПЗУ 1 (ПЗУ 2) микрокоманд в соответствии с адресом мик рокоманды, записанным в регистре 3 (4) адреса микрокоманд (РАМК). По заднему фронту t Ci) тактового импульса происходит запись микрокоманды из блока йам ти ПЗУ 1 (ПЗУ 2) микрокоманд в регистр 5 (6) микрЬ-команд . Адресна  часть микрокоманды пол  5.1 () регистра 5 (6) подаетс  через коммутатор 13 (12) на вход формировател  11 (10) адреса микрокоманд. Аналогично, код.логиче ких условий с выхода 5.2(6.5) регис ра 5 (6) через блок элементов И 32 (35) через коммутатор 13 (12) подае с  на вход формировател  11 (10) ад реса микрокоманд. .В формирователе адреса (фиг. 3) микрокоманд, код логических условий и логические услови  с выхода 89 подаютс  на мультиплексор 91. На вход 6.7 (5.7) форми ровател  11 (10) адреса микрокоманд поступает модифицируемый разр д адреса , который формируетс  на выходе элемента ИЛИ 90 и поступает на выхо формировател  11 (10) адреса микро4 команд вместе с немодифицируемыми разр дами адреса. Адрес очередной микрокоманды с зыхода формировател  .11(10) адреса подаетс  на информационный вход D2 регистра 4 (3). По очередному тактовому импульсу происходит обращение и считывание информации с ПЗУ 2 (ПЗУ 1). В последующем работа устройства происхо ит аналогично рассмотренным тактам. Если после нечетной (четной) микрокоманды из блока пам ти 1 (2) вновь должна быть считана нечетна  (четна ) микрокоманда, то в поле 5.6 (6.1) этой микрокоманды записываетс  единица, по которой затем триггер 21 устанавливаетс  в единичное состо ние. В результате этого на входе 72 коммутатора 14 (15) по вл етс  разрешающий сигнал, который разрешает прохождение тактового импульса 2. () с выхода 71 (70) элемента И 38 (37) через коммутатор 14 (15) и элемент И 48 (47) на регистры 3 и 5 (4 и 6). Таким образом, из ПЗУ 1 (ПЗУ 2) происходит считывание подр д двух микрокоманд и перетактовка, т.е. привозка синхроимпульсов к соответствующим регистрам без потери одного микротакта. При этом адрес и код логических условий следующей нечётной (четной) микрокоманды с полей 5.1 и 5.2 (6.6 и 6.5) регистра 5 (6) поступает через открытый сигналом с выхода элемента ИЛИ 57 (58) коммутатор 12 (13) в формирователь адреса 10 (11). При по влении очередной метки в поле 5.6 (6.1) вновь осуществл етс  перетактовка, и из одного блока пам ти подр д считьтаютс  две микрокоманды . Затем работы продолжаетс  аналогично описанным тактам работы: считывание микрокоманд производитс  по очереди из одного и из другого блока пам ти. При по влении метки в поле 5.5(6.2) регистра 5 (6) устройство переходит во второй режим работы. Режим выполнени  параллельных микроподпрограмм. При по влении метки М« на выходе 5.5 регистра 5 формируетс  единичный сигнал, который проходит через элемент ИЛИ 59 и устанавливает триггер 25 в единичное состо ние, открыва  элементы И 50 и И 46, а также коммутаторы 14 и 15 дл  прохождени  тактовых импульсов t с выхода 69 элемента И 36. Адрес с пол  5.1 и код логических условий с пол  5.2 регистра 5 микро-5 команд через коммутаторы 12 и 13 поступают на входы формирователей; 1 и 11 соответственно. Разрешающими управл ющими сигналами дл  прохождени  кода адреса и кода логических условий с регистра 5 микрокоманд через коммутатор 1  вл ютс : единичный сигнал с выхода 76, проход щий через элемент ИЛИ 57 и поступающий на пр мой управл ющий вход коммутатора 12 адреса; нулевой сигнал с вых-ода пол  метки М начала параллельного участка регистра 6 микрокоманд, поступающий на нулевой управл ющий вход коммутатора 12 адреса. Разрешающими управл ющими сигналами дл  прохождени  кода адреса и кода логических условий с регистра микрокоманд через коммутатор 13  вл ютс : единичный сигнал с выхода 7 проход щий через элемент ИПИ 58 и поступающий на пр мой управл ющий вход коммутатора 13 адреса; нулевой сигнал с выхода пол  метки Mj регис ра 6 микрокоманд, поступакнций на нулевой управл ющий вход коммутатора 13 адреса; единичный сигнал с вы хода элемента 64 задержки, поступаю щий на пр мой управл ющий вход ком- мутатора 13 адреса (блокировка прохождени  кода адреса и логических условий с регистра 5 через коммутатор 13 1;1роизводитс  по нулевому сиг налу, поступающего с нулевого выхода 81 триггера 25.начала параллельного участка через элемент 64 задержки ). Таким образом, производитс  зане сение начального адреса параллельньк микроподпрограмм в регистры 3 и 4 адреса по переднему фронту тактового импульса fj . По заднему фрон ту тактового импульса t производитс  запись первых микрокоманд в р гистры 5 и 6, считанных из ПЗУ 1 и ПЗУ 2 соответственно. Операционныё части микрокоманд через блок элементов ИЛИ 55 поступа ют на выход 67 устройства и через коммутаторы 16 и 17 на схемы 7 и 8 сравнени  соответственно. Адресные части с полей 5.1, (6;6) поступают через коммутатор 12 (13) в регистры 3 (4), код логических условий с пол  5,2 (6.5) через блок элементов И 33 (34) поступает на второй вход схемы 8 (7) сравнени . Очередным тактовым импульсом з с выхода 69 происходит параллельное считывание микрокоманд из ПЗУ 1 и ПЗУ 2. В дальнейшем эти два канала продолжают свою работу параллельно и независимо. После окончани  одной из микроподпрограмм (например, первой, котора  хранитс  в блоке пам ти ПЗУ 1) в поле 5.4 регистра 5 по вл етс  метка , и триггер 24 устанавливаетс  в единичное состо ние. Элемент И 48 блокируетс  нулевым сигналом, формируемым элементом И-НЕ 54 и проход щим через элемент ИПИ 62. В резуль/тате тактовые импульсы на входы синхронизации регистров 3 и 5 не подаютс . Данный канал переходит в режим ожидани  и находитс  в нем до OKOII- чани  выполнени  второй микроподпрограммы . После по влени  метки в поле 6.3 регистра 6 устанавливаетс  в единичное состо ние триггер 26. После этого сигналом с выхода элемента И 49 производитс  сравнение содержимого полей адреса 5.1 и 6.6 регистров 5 и 6. Если адресные части последних микрокоманд совпадут, то сигналом с выхода элемента И 42, проход щим через элементы ИЛИ 57 и 58, разрешаетс  передача адреса- в регистр 3. Затем с задержкой Тз Тц (Т - длит ьность тактового импульса ) одновибратор 30 производит обнуление триггеров 24 - 26. До того момента, как переключатс  триггеры 24-26,импульс с выхода 69, задержива сь элементом 31 задержки на врем  з) производит принудительную установку триггера 21 в еди ичное состо ние. Одновременно, сигнал с выхода одновибратора 30, проход  через элемент ИЛИ 62, разрешает прохождение тактового импульса с вьгхода ком утатора 14 через элемент И 48на входы синхронизации регистров 3 и 5. В результате чего принудительно- производитс  считывание первой микрокоманды в последовательном режиме работы их первого блока пам ти .ПЗУ 1. После того, как обнул тс  триггеры 24-26, открываютс  элементы И 48 и 47, и по очередному тактовому импульсу с выхода 23 коммутатора 15 будет считана микрокоманда из блока пам ти ПЗУ 1. В дальнейшем устройство переходит в последовательный режим функционировани . При по влении на выходе 67.1 блока элементов ИЛИ 55 микрооперации , конца работы единичный сигнал через элемент ИЛИ 63 подаетс  .на нулевой вход триггера 27. Последний устанавливаетс  в нулевое состо ние и запрещает прохождение тактовых импульсов с выходов генератора 20. Устройство прекращает свое функционирование. Рассмотрим особенности функциони ровани  средств контрол  устройства при вьтолнении параллельных микроподпрограмм . Сущность работы средст контрол  заключаетс  в следующем (фиг. 4). При реализации параллельных микроподпрограмм освобождаютс  пол  логических условий. В цел х повьппени  достоверности и оперативности функционировани  устройства свободные пол  логических условий/ 1регйстров микрокоманд используютс  дл  контрол  блоков пам ти. Все .поле 5.3 (6.4) регистра 5 (6) разбиваетс  на группы разр дов, например на тетрады. Пусть имеетс  ц тетрад. В каждой тетраде записана команда. В разр ды кода логических условий с пол  6.5 (5.2) дл  каждой микрокоманды записываетс  команда из чис ла тех, которые записаны в тетрадах в поле 5.3 (6.4). На Лиг. 4 и 5 А i (Вц) команда, записываема  в поле 5.3 (6.4). При параллельном режи ме работы производитс  сравнение пол  логических условий и части пол микроопераций, регистров 5 и 6 микр команд. Рассмотрим реализацию данного алгоритма работы средств контрол . После того, как триггер 25 начал параллельного участка сигналом с вы хода элемента ИЛИ 59 устанавливаетс в единичное состо ние, сигналом с в хода 80 разрешаетс .прохождение код логических условий на схемы 7 и 8 сравнени ; разрешаетс  прохождение тактовых импульсов через элемент И на вход счетчика 18, который формирует код номера одной из п-тетрад и обнул етс  по сигналу переполнени ; дешифратор 19 в соответствии с кодом, полученным от счетчика 18, производит поочередно опрос всех 4 п-тетрад и передачу их содержимого на схемы 7 и 8 сравнени . Схемы 7 и 8 сравнени  сравнивают информацию, записанную в разр дах кода логических условий и разр дах пол  микроопераций . При их несовпадении схейы 7 или 8 сравнени  вырабатывают сигнал ошибки. Этот сигнал производит установку в единичное состо ние триггера 22 или 23. I В случае, если устанавливаетс  в единичное состо ние триггер 24 и 26, то цепь прохождени  сигнала ошибки от схем сравнени  блокируетс  элементами И 40 и И 41. При установлении триггеров 22 или 23 в единичное состо ние формируетс  сигнал ошибки устройства, и производитс  .останов устройства. Кроме данного вида контрол , в устройстве производитс  сравнивание адресных частей микрокоманд регистров 5 и 6. Сравнение происходит после установки в единичное состо ние триггеров 24и 26 окончани  параллельных участков. В случае неравенства адресных.частей формируетс  сигнал ошибки устройства , и производитс  останов устройства . Кроме того, сигнал ошибки форми;руетс  при:по влении микрооперации .конца работы на выходе 67, 1 при вы- полнении параллельного участка микро программы, при этом сигнал ошибки проходит через открытый эле-, мент И 51, на выход группы выходов ошибки устройства; по влении метки конца параллельного участка микроподпрограммы первого канала (ПЗУ 1) в последовательном режиме работы, при этом сигнал ошибки проходит через элементы И 52 на выход группы выходов ошибки устройства; по влении метки конца параллельного участка микроподпрограммы второго канала (ПЗУ 2) . в последовательном , при этом сигнал ошибки формируетс  элементом И 45 и пбступает на выход группы выходов ршибки устройства. Таким образом, предлагаемое паралельное микропрогра1в4ное устройство управлени  с контролем отличаетс  от известных технических решений повышением достоверности и оперативности контрол  за счет использовани  естественной структурной избыточности полей логических условий микро25 113086426

команд при выполнении параллельныхи пол  логических условий микрокомикроподпрограмм путем организацииманд независимых параллельных микрозадани  в свободных пол х логическихподпрограмм,

условий частей микрокоманд параллельПрименение изобретени  позволит

ных микроподпрограмм и последующего5 строить более надежные устройства

сравнени  частей пол  микрооперацийуправлени  параллельными процессами.

57(6.7;,

8(85)

Операц.ч. ЛУ

Фиг. 2

Фиг.3

Операц. ч. л.У

ФигМ

Claims (1)

1. МИКРОПРОГРАММНОЕ УСТРОЙСТВО . УПРАВЛЕНИЯ, содержащее первый и второй блоки памяти микрокоманд, первый и второй регистры адреса, первый и второй регистры микрокоманд, первый и второй формирователи адреса микрокоманд, первый и второй коммутаторы адреса, первый и второй коммутаторы управления, триггер начала параллельного участка, триггер управления синхронизацией, первый и второй триггеры окончания параллельного участка, триггер пуска, схему сравнения адресов, генератор тактовых импульсов, первый, второй, третий, четвертый, пятый и шестой элементы ИЛИ, блок элементов ИЛИ, одиннадцать элементов И, первый и второй элементы И-НЕ, первый одновибратор и первый элемент задержки, причем вход кода операции устройства соединен с первыми информационными входами первого и второго-регистров адре са и входами первого элемента ИЛИ, выход которого соединен с единичным входом триггера пуска, вход логических условий устройства соединен с первыми входами первого и второго формирователей адреса, выходы которых соединены с вторыми информационными входами первого и второго регистров адреса соответственно, выход триггера пуска соединен с первыми входами первого, второго и третьего элементов И, первый, второй и третий выходы генератора тактовых импульсов соединены с вторыми входами соответственно первого, второго и тре- £ тьего элементов И, выход первого элемента И соединен с первыми управляющими входами первого и второго коммутаторов управления, выход второго элемента И соединен с вторыми управляющими входами первого и второго коммутаторов, управления, выход третьего элемента И соединен с третьими управляющими входами первого и второго коммутаторов управления, выход равенства и выход неравенства схемы сравнения адресов соединены с первыми входами соответственно четвёртого и пятого элементов И, выход четвертого элемента И соединен с первыми входами второго и третьего элементов ИЛИ, выход второго элемента ИЛИ соединен с первым и вторым прямыми и первыми инверсным управляющими входами первого коммутатора адреса, выход третьего элемента ИЛИ соединен с первым и вторым прямыми и первым инверсным управляющими входами второго коммутатора адреса, выход поля начала параллельного участка первого регистра микрокоманд* соединен с первым входом четвертого элемента ИЛИ и с вторым инверсным управляющим входом второго коммутатора адреса, выход начала параллельного участка второго регистра микрокоманд соединен с вторым входом четвертого элемента ИЛИ и вторым инверсным управляющим входом первого коммутатора адреса, выходы управления синхронизацией первого и второго регистров микрокоманд соединены соответственно с первым и вторым входами пятого элемента ИЛИ и с вторыми ' входами второго и третьего элемента ИЛИ соответственно, выход пятого . элемента ИЛИ соединен со счетным | входом триггера управления синхрони-: зацией, единичный и нулевой выходы которого соединены соответственно с первыми и вторыми информационными входами первого и второго коммутаторов управления, выход пятого элемента И соединен с первым выходом группы выходов ошибки устройства и с первым входом шестого элемента ИЛИ, выход которого соединен с нулевым входом триггера пуска, выходы второго и первого коммутаторов управления соединены с первыми входами шее-/ того и седьмого элементов И соответ-j ственно, выход шестого элемента И соединен с входами синхронизации второго регистра адреса и второго регистра микрокоманд, выход седьмого элемента И соединен с входами синхронизации первого регистра адреса и первого регистра микрокоманд, выход четвертого элемента ИЛИ соединен с единичным входом триггера начала параллельного участка, единичный выход которого соединен с первыми входами восьмого, девятого -и десятого элементов И, первого и второго элементов И-НЕ и с третьими и шестыми информационными входами первого и второго коммутаторов управления, выходы конца параллельного участка первого и второго регистров микрокоманд соединены соответственно с единичными входами первого и второго триггеров окончания параллельного участка, единичный выход первого триггера окончания параллельного участка соединен с первым входом одиннадцатого элемента Ии с вторым входом второго элемента ИНЕ, нулевой выход пер,вого триггера окончания параллельного участка соединен с вторым входом восьмого элемента И, выход которого Соединен .с третьим входом второго элемента ИЛИ, нулевой выход второго триггера окончания параллельного участка соединен с вторым входом десятого элемента И, выход которого соединен с третьим входом третьего элемента ИЛИ, единичный выход второго триггера окончания параллельного участка соединен с вторыми входами одиннадцатого элемента И и первого элемента И-НЕ, выход которого соединен с вторым входом шестого элемента И, выход одиннадцатого элемента И соединен с входом первого одновибратора и с вторыми входами четвертого и пятого элементов И, выход одновибратора соединен с входом первого элемента задержки, выход которого соединен с нулевыми входами триггера начала параллельного участка и первого и второго триггеров окончания параллельного участка, выходы микроопераций первого и втоίрого регистров микрокоманд соединены соответственно с первым и вторым входами блока элементов ИЛИ, группа выходов которого является группой выходов микроопераций устройства, выход конца работы группы выходов блока элементов ИЛИ соединен с вторым входом шестого элемента ИЛИ и с вторым входом девятого элемента И, выход которого соединен с вторым входом группы выходов ошибки устройства, группа выходов адреса первого регистра микрокоманд соединена с первой группой входов схемы .сравнения адресов, с первой группой входов схемы сравнения адресов, с первой группой информационных входов первого коммутатора адреса и первой и второй группами информационных входов второго коммутатора адреса, выходы первого и второго коммутаторов адреса соединены соответственно с вторыми входами первого и второго формирователей адреса микрокоманд, группа выходов адреса второго регистра микрокоманд соединена с второй группой входов, схемы сравнения адресов и второй группой информационных входов первого коммутатора адреса и третьей группой информационных входов второго коммутатора адреса, выходы модифицируемых разрядов адреса первого и второго регистров микрокоманд соединены с третьими входами первого и второго формирователей адреса микрокоманд соответственно, выходы которых соединены с вторыми информационными вводами первого и второго регистров адреса, выходы первого и второго регистров адреса соединены соответственно с адресными входами первого и второго блоков памяти, выходы которых соединены с информационными входами первого и второго регистров микрокоманд соответственно, от л иЧ' а ю щ е е с я тем, что, с целью повышения достоверности и оперативности контроля устройства, в него введены первый и второй коммутаторы операционных частей, дешифратор, счетчик, первый и второй триггеры ошибок, первый, второй, третий и четвертый блоки элементов И, второй и третий элементы'задержки, второй одновибратор, седьмой и восьмой элементы ИЛИ, третий элемент И-НЕ, двенадцатый, тринадцатый, четырнад- цатый, пятнадцатый, шестнадцатый и семнадцатый элементы И, причем выход первого элемента И соединен с первым входом двенадцатого элемента И, с входом второго элемента задержки и с входом второго одновибратора, выход которого соединен с установочными входами первого и второго регистров микрокоманд, выход второго элемента задержки соединен с первым входом тринадцатого элемента И, второй вход которого соединен с выходом одиннадцатого элемента И, выход ' тринадцатого элемента Й соединен с единичным входом триггера управления синхронизацией, единичный выход триггера начала параллельного участка соединен с вторым входом двенадцатого элемента И, выход которого соединен со счетным входом счетчика, выходы счетчика соединены с входами дешифратора, выходы дешифратора соединены с соответствующими управляю- , дими входами первого и второго коммутаторов операционных частей, выходы которых соединены с первыми входами первой и второй схем сравнения операционных частей соответственно, выход логических условий первого регистра микрокоманд соединен с первыми входами первого и второго блоков элементов И, выход первого блока элементов И соединен с первым инфор; мационным входом первого коммутатора адреса, первым и вторым информационными входами второго коммутатора адреса, выход второго.блока элементов И соединен с вторым входом второй схемы сравнения операционных час· тей, выход неравенства которой соедй· нен с первым входом четырнадцатого элемента И, выход логических условий второго регистра микрокоманд соединен с первыми входами третьего и четвертого блоков элементов И, выход третьего блока элементов И соединен с вторым входом первой схемы сравнения операционных частей, выход которой соединен с первым входом пятнадцатого элемента И, выход четвертого блока элементов И соединен со вторым и третьим информационными входами первого коммутатора'адреса, третьим, информационным входом второго коммутатора адреса, выход начала параллельного участка первого регистра микрокоманд соединен с третьим инверсным управляющим входом первого коммутатора адреса, выход начала параллельного участка второго регист· ра микрокоманд соединен с третьим инверсным управляющим входом второго коммутатора адреса, нулевой выход триггера начала параллельного участка соединен с первыми входами шестнадцатого и семнадцатого элементов И, с вторыми входами первого и четвертого блоков элементов И и |с входом третьего элемента задержки, ^;выход которого соединен с третьими и четвертыми прямыми управляющими входами первого и второго коммутаторов адреса, единичный выход первого триггера окончания параллельного участка соединен с первым входом третьего элемента И-НЕ и с вторым входом шестнадцатого элемента И, выход которого соединен с третьим выходом группы выходов устройства, единичный выход второго триггера окончания параллельного участка соединен с вторым входом третьего элемента И-НЕ и с вторым входом семнадцатого элемента И, выход которого соединен с четвертым выходом группы выходов устройства, выход третьего элемента И-НЕ соединен с вторым входом четырнадцатого и пятнадцатого элементов И, выходы которых соединены с единичными входами первого и второго триггеров ошибок соответственно, единичные выходы первого и второго триггеров ошибок соединенны соответственно с первым и вторым входами седьмого элемента ИЛИ, выход которого соединен с третьим входом шестого элемента ИЛИ, с пятым выходом группы выходов ошибок устройства, выход первого одновибратора соединен с первым входом восьмого элемента ИЛИ, второй вход которого соединен с выходом второго элемента И-НЕ, выход восьмого элемента ИЛИ соединен с вторым входом седьмого элемента И, выход двенадцатого элемента И соединен с установочным входом счетчика, единичный выход триггера начала параллельного участка соединен с вторыми входами второго и третьего блоков элементов И.