SU1109750A1 - Параллельное микропрограммное устройство управлени - Google Patents

Abstract

1. ПАРАЛЛЕЛЬНОЕ МИКРОПРОГРАММНОЕ УСТРОЙСТВО УПРАВЛЕНИЯ, содержащее первьй и второй блоки пам ти микрокоманд, первый и второй регистры микрокоманд, первый и второй регистры адреса, первый и второй формирователи адреса, регистр кода операции, элемент ЗИ-ИЛИ, генератор импульсов, первьй и второй триггеры управлени , триггер пуска, первый и второй коммутаторы кода операции, первьй и второй коммутаторы микроопераций , первьй - дев тый элементы И, первьй - шестой элементы ИЛИ, одновибратор, причем вход кода операции устройства соединен с информационным входом регистра кода операции , вход пуска устройства соединен с входом синхронизации регистра кода операции и единичным входом триггера пуска, единичный выход которого соединен с входом генератора импульсов , нулевой выход первого триггера управлени  соединен с первым входом первого элемента И, выход которого соединен с входом одновибратора, первый и второй ходы логических условий устройства соединены с первыми входами соответственно первого и второго формирователей адреса, выходы которых соединены с первыми информационными входами соответственно первого и второго регистров адреса, выходы немодифицируемых разр дов адреса первого и второго регистров микрокоманд соединены с вторыми информационньии входами соответственно первого и второго регистров адреса, выходы которых соединены с входами первого и второго бйоков пам ти микроксманд соответственно, выходы первого и второго блоков пам ти соедине .иы с информационными входами соответ ственно первого и второго регистров микрокоманд, выходы модифицируемых разр дов адреса которых соединены с вторыми входами первого и второго формирователей адреса соответственно, выходы второго и третьего элеменСО тов И соединены с входами синхронизации соответственно первого и треСП тьего регистров микрокоманд, выходы кода логических условий которых соединены с третьими входами первого и второго формирователей адреса соответственно , выход формировател  сигнала ошибки соединен с выходом ошибки устройства и первым входем  первого элемента ИЛИ, выход которого соединен с нулевым входом триггера пуска, отличающеес  тем, что, с целью повышени  экономичности, в него введены третий блок пам ти микрокоманд , третий регистр адреса, блок коммутации сигналов обнулени .

Description

третий регистр микрокоманд, третий формирователь адреса, первый и вто-; рой блоки ассоциативной пам ти, коммутатор логических условий и третий коммутатор кода операций, причем первый и второй .входы логических условий устройства соединены соответственно с первым и вторым информационньми входами коммутатора логических условий, выход которого соединен с первым входом третьего формировател  адреса, выход третьего формировател  адреса соединен с первьм информационным входом третьего регистра адреса, выход которого соединен с входом третьего блока пам ти микрокоманд , выход третьего блока пам ти микрокоманд соединен с информационным входом третьего регистра микрокоманд , выходы немодифицируемых разр дов адреса, модифицируемого разр да адреса и кода логических условий которого соединены соответственно с вторым информационным входом регисра адреса, вторым и третьим входами третьего формировател  адреса, первьй выход регистра кода операции соединен с входом первого блока ассоциативной пам ти и первыми информационными входами первого, второго и третьего коммутаторов кода операции ,, выходы которых соединены с третьими информационными входами первого , второго и третьего регистров адреса соответственно, вькод одновибратора соединен с вторым входом первого элемента ИЛИ, второй выход регистра кода операции соединен с входом второго блока ассоциативной пам ти, вторыми информационньми входами первого, второго и третьего коммутаторов кода операции, выходы второго и третьего элементов ИЛИ соединены с первыми входами соответственно четвертого и п того элементов И, выходы которых соединены с едничными входами первого и второго триггеров управлени  соответственно, первый выход генератора импульсов соединен с вторьми входами четвертог и п того элементов И и первыми входами шестого, седьмого и восьмого элементов И, выходы которьк соединены с входами синхронизации первого, второго и третьего регистров адреса соответственно, второй выход генератора тактовых импульсов соединен с первыми входами второго, третьего и дев того элементов И, выход которого соединен с входами синхронизации третьего регистра микрокоманд, выход микрбопераций первого регистра микрокоманд соединен с первым и вторым информационными входами первого коммутатора микроопераций, группа выходов которого  вл етс  первьм выходом микроопераций устройства, выход микроопераций второго регистра микрокоманд соединен с первым и вторым информационными входами. второго коммутатора микроопераций, группа выходов которого  вл етс  вторым выходом микроопераций устройства, выход микроопераций третьего регистра микрокоманд соединен с третьими информационными входами второго коммутатора и первого коммутатора микроопераций , выход конца операции группы , выходов которого соединен с нулевым входом первоготриггера управлени  , выход конца операции группы выходов второго коммутатора микроопераций соединен с нулевым входом второго триггера управлени , нулеВ1ОЙ выход которого соединен с вторьм входом первого элемента И, первьй выход первого блоки ассоциативной пам ти соединен с первыми управл ю-щийи входами первого коммутатора кода операции и первого коммутатора микроопераций, первым входом элемента ЗИ-ИЖ и первыми входами второго и четвертого элементов ИЛИ, выход которого соединен с вторыми входами второго и шестого элементов И, первый выход второго блока ассоциативной пам ти соединен с вторыми входами второго, четвертого элементов ИЛИ и элемента ЗИ-Ш1И и вторыми упрввл ющими входами первого коммутатора микроопераций и первого коммутатора кода операции, выход которого соединен с третьим информационным входом пер-; вого регистра адреса, вто1  1е выходы первого и второго блоков ассоциативной пам ти соединены соответственно с первьм и вторым управл ющими входами коммутатора логических условий, третий выход первого блока ассоциативной пам ти соединен с первьв4 входом третьего элемента ИЛИ, с первыми управл ющими входами второго коммутатора кода операции и второго коммутатора микроопераций, третьим входом элемента ЗИ-ШВД и первьв4 входом п того элемента ИЛИ, выход которого соединен с вторьми входами третьего и седьмого элементов. И, третий выход

второго блока ассоциативной пам ти соединен с четвертым входом элемента ЗИ-ИЛИ, вторыми входами третьего и п того элементов ИЛИ и вторыми управл ющими входами второго коммутатора микроопераций и второго коммутатора кода операции, выход которого соединен с третьим информационным входом второго регистра адреса, второй ВЫХОД первого блока ассоциативной пам ти соединен с первым управл ющим входом третьего коммутатора адреса, п тым входом элемента ЗИ-ИЛИ, третьим управл ющим входом первого коммутатора микроопераций , третьим входом второго элемента ИЛИ и первым входом шестого элемента ИЛИ, выход которого соединен с вторыми входами восьмого и дев того элементов И, второй выход второг блока ассоциативной пам ти соединен с третьим входом третьего элемента ИЛИ, вторым входом шестого элемента ИЛИ, шестым входом элемента ЗИ-ИЛИ, третьим управл ющим- входом второго коммутатора микроопераций и вторым управл ющим входом третьего коммутатора кода операции, выход которого соединен с третьим информационным входом третьего регистра адреса, первый - третий выходы первого и вт.орого преобразователей кода операции в начальный адрес соединены с группой управл ющих входов блока коммутации сигналов обнулени , выходы конца операции групп выходов первого и второго коммутаторов микроопераций соединены с групцой информационных входов блока коммутации сигналов обнулени , первый и второй выходы группы выходов которого соединены с первым и вторым установочньми входами регистра кода операции соответственно.

2. Устройство по п. 1, о т л ичающеес  тем, что блок коммутации сигналов обнулени  содержит первый и второй коммутаторы, первый и второй элементы ИЛИ, первый и второй одновибраторы, причем первый и второй входы группы управл ющих входов блока соединены соответственно с первым и вторым входами первого элемента ИЛИ, выход которого соединен с первым управл ющим входом первого коммутатора, третий и четвертый входы группы управл ющих входов блока соединены соответственно с вторым управл ющим входом первого и первым управл ющим входом второго комму таторов, выходы которых через первый и второй одновибраторы соединены соответственно с первым и вторым выходами группы выходов блока, п тый и шестой входы группы управл ющих входов блока соединены соответственно с первым и вторьм входами второго элемента ИЛИ, выход которого соединен с вторым управл ющим входом второго коммутатора , первый вход группы информационных входов блока соединен с первьми информационными входами первого и второго коммутаторов, второй вход группы информационных входов блока соединен с вторыми информационными входами первого и второго коммутаторов .

t

Изобретение относитс  к цифровой вычислительной технике и может быть использовано при разработке устройств управлени  параллельными процессами вычислительных и управл ющих систем.

Известны микропрограммные устройства управлени , содержащие первый и дторой блоки пам ти микрокоманд, регистры микрокоманд и адреса, формирователи адреса, триггеры, элементы И l1 и 2.

Недостатками указанных устройств  вл ютс  низка  производительность и узка  область применени , обусловленные их невозможностью управлени  параллельными процессами.

Известно микропрограммное устройство управлени , содержащее первый и второй блоки пам ти микрокоманд, первьй и второй регистры адреса, первый и второй коммутаторы, блок синхронизации , первый и второй триггеры управлени , элементы.И, ИЛИ t3. Недостаток такого устройства низка  производительность, обусловг ленна  отсутствием технических средств дл  управлени  параллельными процессами и перетактовкой схемы при последовательном выполнении двух четных (нечетных) микрокоманд. Наиболее близким к предлагаемому по технической сущности и достигаемо му результату  вл етс  параллельное микропрограммное устройство управлени , содержащее первый и второй блоки пам ти микрокоманд, первый и второй регистры.адреса, первьй и второй регистры микрокоманд, схему сравнени , первый - четвертьй коммутаторы, формирователь тактовьк импульсов, первьй и второй формирователи адреса первьй - п тьй триггеры управлени , первый - восьмой злементы И, первыйседьмой элементы ШШ, первьй и второй элементы И-НЕ, одновибратор, бло элементов ИЛИ, причем вход логических условий устройства соединен с первыми информационными входами первого и второго формирователей адреса , выходы которых соединены с первы ми входами соответственно первого и второго регистров адреса, вход кода операции устройства соединен с вторыми информационными входами первого и второго регистров адреса, вьк ды которых соединены с информационными входами соответственно первого и второго блоков пам ти микрокоманд, выходы первого и второго элементов И соединены с управл ющими входами соответственно первого и второго блоков пам ти микрокоманд, выходы которых соединены с входами соответственно первого и второго регистров микрокоманд, первые управл кицие выходы первого и второго регист ров микрокоманд соединены с единичны ми входами соответственно первого и второго триггеров управлени , выходы микроопераций первого и второго регистров микрокоманд соединены соответственно с первьм и вторьм входами блока элементов ИЛИ, выход кото рого  вл етс  выходом микроопераций устройства, выход адреса первого регистра микрокоманд соединен с первыми информацИонньми входами первого и второго коммутаторов, выход адреса второго регистра микрокоманд соединен с вторыми информационными входами первого н второго коммутаторов, выходы которых соединены с вторыми информационнь1ми взводами соответственно первого и второго формирователей адреса, вход кода операции устройства через первый элемент.ИЛИ соединен с единичным входом третьего триггера управлени , единичный выход которого соединен с входом формировател  тактовых импульсов, первьй выход формировател , тактовых импульсов соединен с нулевыми входами триггеров полей микроопераций первого и второго регистров микрокоманд и с первыми информационными входами третьего и четвертого коммутаторов, выходы которых соединены с первыми входами соответственно первого и второго элементов И, второй и третий выходы формировател  тактовых импульсов соединены соответственно с вторыми и третьими информационными входами третьего и четвертого коммутаторов, единичньй выход четвертого триггера управлени  соединен с первыми управл ющими входами третьего, четвертого коммутаторов, первьми входами третьего, четвертого, п того элементов И и первого и второго элементов И-НЕ, выходы которых соединены с вторыми входами соответственно первого и второго элементов И, второй управл ющий вькод первого регистра микрокоманд соединен с первыми входами второго и третьего элементов ИЛИ, выход которого соединен с первым управл ющим входом первого коммутатора , второй управл ющий выход второго регистра микрокоманд соединен с первым входом четвертого и вторьм вхо дом второго элементов ИЛИ, выход которого соединен с Т-входом п того триггера управлени  единичньй выход п того триггера управлени  соединен с вторыми управл ющими входами третьего и четвертого коммутаторов, а нулевой выход соединен с третьими управл ющими входами третьего и четвертого коммутаторов , третьи управл ющие выходы первого и второго регистров микрокоманд через п тьй элемент ИЖ соединены с единичным входом четвертого триггера управлени , нулевой выход которого соединен с вторым управл ющим входом первого коммутатора и первым управл ющим входом второго коммутатора, нулевые вьрсоды первого и второго триггеров управлени  соединены с вторыми входами соответственно третьего и п того элементов И, выходы которых соединены с вторыми входами соответственно третьего и четвертого элементов ИЛИ, выход кото рого соединен с вторым управл ющим входом второго коммутатора, третьи управл ющие выходы первого и второго регистров микрокоманд соединены с третьими управл ющими входами соответственно первого и второго коммута торов, единичный выход первого триггера управлени  соединен с вторым входом первого элемента И-НЕ и первым входом шестого элемента И, единичньй выход второго триггера управлени  соединен с вторым входом второ го элемента И-НЕ и вторым входом шестого элемента И, выход которого соединен с первыми входами седьмого и восьмого элементов И, а через одно вибратор - с нулевыми входами первого , второго и четвертого триггеров обнулени , выходы адреса первого и второго регистров микрокоманд соединены соответственно с первым и вторым входами схемы сравнени , пр мой и инверсный выходы которой соединены с вторьми входами соответственно седьмого и восьмого элементов И, выход седьмого элемента И соединен с третьими .входами третьего и четрер того элементов ИЛИ, .выход восьмого элемента И.соединен с первыми входами шестого и седьмого элементов ИЛИ, выходы которых соединены соответственно с нулевым входом третьего триг гера управлени  и выходом ошибки уст ройства, выход конца операции блока элементов ИЛИ соединен с вторыми входами шестого элемента ИЛИ и четвертого элемента И, выход которого соединен с вторым входом седьмого элемента ИЛИ 4 . Недостатком известного устройства  вл етс  низка  экономичность, обусловленна  избыточным объемом блоков пам ти микрокоманд. В известном устройстве имеютс  два блока пам ти микрокоманд, в кото рых записаны микропрограммы, реализу емые в последовательном и параллель ном режимах. В последовательном режиме известное устройство функционирует по двуплечевой схеме, т..е. микрокоманды поочередно считываютс  из блоков пам ти, в параллельном ре жиме микрокоманды параллельно считы ваютс  из двух блоков пам ти и пост пают на объект (объекты) управлени  Хранение в блоках пам ти известн го устройства большого числа повтор щихс  микропрограмм обусловливает его низкую экономичность, а следовательно , и низкую надежность. Цель изобретени  - повьшение экоомичности устройства. Поставленна  цель достигаетс  тем,. что в параллельное микропрограммное устройство управлени , содержащее первьй и второй блоки пам ти микрокоманд , первый и второй регистры микрокоманд , первьй и второй регистры адреса, первый и второй формирователи адреса, регистр кода операции, элемент ЗИ-ИЛИ, генератор импульсов, первый и второй триггеры управлени , триггер пуска, первьй и второй коммутаторы кода операции, первьй и вто рой коммутаторы микроопераций, пер- ; вьй - дев тый элементы И, первьй шестой элементы ИЛИ, одновибратор, причем вход кода операции устройства -соединен с информационным входом регистра кода операции, вход пуска устройства соединен с входом синхронизации регистра.кода операции и единичным входом триггера пуска, единичньй выход которого соединен с входом генератора импульсов, нулевой выход первого триггера управлени  соединен с первым входом первого элемента И, выход которого соединен с входом одновибратора, первьй и втоР° входы логических условий устроЙства соединены с первьми входами соответственно первого и второго формирователей адреса, выходы которых соединены с первьми информационными входами соответственно первого и второго регистров адреса, выходы немодифицируемых разр дов адреса первого и второго регистров микрокоманд соединены с вторыми информационными входами соответственно первого и второго регистров адреса, выходы которых соединены с входами первого и второго блоков пам ти микрокоманд соответственно , выходы первого и второго блоков пам ти соединены с информационными входами соответственно первого и второго регистров микрокоманд, выходы модифицируемых разр дов адреса которых соединены с вторыми входами первого и второго формирователей адреса соответственно, выходы второго и третьего элементов И соединены с входами синхронизации соответственно первого и третьего регистров микро-: 71 команд, выходы кода логических условий которых соединены с третьими вхо дами первого и. второго формирователе адреса, соответственно, выход формиро вател  сигнала ошибки соединен с выходом ошибки устройства и первым вхо первого элемента ИЛИ, выход кото рого .соединен с нулевм4 входом триггера пускаt дополнительно введены третий блок ми1фокоманд, треtwA регистр адреса, блок коммутации сигналов обнулени , третий регистр микрокоманд, третий формирователь адреса, первый и второй блоки ассоциативной пам ти, коммутатор логичес ких условий и третий коммутатор кода операций, причем первь и второй входа логических условий устройства соединены соответственно с первым и BTopi информационными входами ком мутатора логических условий, выход которого соединен с первым входом третьего форкшровател  адреса, выход третьего фор шровател  адреса соединен с перв1Д4 информационным входом третьего регистра адреса, выход кото рого соединен с вводом третьего блока пам ти микрокоманд, выход третьего блока пам ти микрокоманд соединен с информационным входом третьего регистра микрокоманд, выходы немодифицируемых разр дов адреса, модифицируемого разр да адреса и кода логических условий которого соединены Соответственно с вторым информационным входом регистра адреса, вторым и третьим входами третьего формировател  адреса, первый выход регистра кода операции соединен с входом первого блока ассоциативной пам ти и первыми информационными входами первого, второго и третьего коммутаторвв кода операции, выходы которых соединены с третьими информацион ными входами первого, второго и третьего регистров адреса соответственно , выход одновибратора соединен с вторым входом первого элемента ИЩ второй выход регистра кода операции соединен с входом второго блока ассоциативной пам ти, вторьии информационными входами первого, второго и третьего коммутаторов кода операции , выходы второго и третьего элементов ИЛИ соединены с первыми входами соответственно четвертого и п того элементов И, выходы которых соединены с единичньми входами первого 0 и второго триггеров управлени  соот ветственно, первый выход генератора импульсов соединен с вторь ш входами четвертого и п того элементов И и первыми входами шестого, седьмого и восьмого элементов И, выходы которых соединены с входами синхронизации первого, второго и третьего регистров адреса соответственно, второй выход генератора тактовых импульсов соединен с первьми входами второго, третьего и дев того элементов И, выход которого соединен с входами синхронизации третьего регистра микроко-1 манд, выход микроопераций первого регистра микрокоманд соединен саперным и вторым информационными входами первого коммутатора микроопераций, группа выходов которого  вл етс  первым выходом микроопераций устройства,выход микроопераций второго регистра микрокоманд соединен с первьм и вторым информационными входами второго коммутатора микроопераций, группа выходов которого  вл етс  вторьм выходом микроопераций устройства, выход микроопераций третьего регистра микрокоманд соединен с третьими информационными входами второго коммутатора и первого коммутатора микроопераций, выход конца операции группы выходов которого соединен с нулевым входом первого триггера управлени , вькод конца операции группы выходов второго коммутатора микроопераций соединен с нулевым входом второго триггера управлени , нулевой выход которого соединен с вторым входом первого элемента И, первый выход первого блока ассоциативной пам ти соединен с первыми управл ющими входами пер- . вого коммутатора кода операции и первого комму7;атора микроопераций, первым входом элемента ЗИ-ИЛИ и первыми входами второго и четвертого элементов ИЛИ, выход которого соединен с вторыми входами второго и шестого элементов И, первьй выход второго i . . - . блока ассоциативной пам ти соединен с вторьми входами второго и четвертого элементов ИЛИ и элемента ЗИ-ИПИ и вторьми управл ющими входами первого коммутатора микроопераций и первого коммутатора кода операции, выход которого соединен с третьим информационным входом первого регистра адреса, вторые выходы первого и второго блоков ассоциативной па|м ти соединены сортветственно с первым и вторым управл ющими входами коммутатора логических условий, третий выход первого блока ассоциативной пам ти соединен с первым входом третьего элемента ИЛ, с первыми управл ющими входами второго коммутатора кода операции и второго ком .. мутатора микроопераций, третьим входом элемента ЗИ-ИЛИ и первым входом п того элемента ИШ, выход которого соединен с вторьми входами третьего и седьмого элементов И, третий выход второго блока ассоциативной пам ти соединен с четвертым входом элемента ЗИ-ИЛИ, вторыми входами третьего и п того элементов ИЛИ и вторыми управл ющими входами второго коммута тора микроопераций и второго коммута тора-кода операции, выход которого соединен с третьим информационным входом второго регистра адреса, второй вьгход первого блока ассоциативной пам ти соединен с первым управл ющим входом третьего коммутатора адреса, п тым входом элемента ЗИ-ИЛИ третьим управл ющим входом первого коммутатора микроопераций, третьим входом второго элемента ИЛИ и первым входом щестого элемента ИЛИ, выход которого соединен с вторыми входами восьмого и дев того элементов И, второй выход.второго блока ассоциативной пам ти соединен с третьим входом третьего элемента ИЛИ, вторы входом шестого элемента ИЛИ, шестьм входом элемента ЗИ-ИЛИ третьим управл ющим входом второго коммутатора микроопераций и вторым управл ю: .щим входом третьего коммутатора кода , операции, выход которого соедине с третьим информационным входом трё тьего регистра адреса, первый - тре тий выходы первого и второго преобразователей кода операции в начальный адрес соединены с группой управ ЛЯНЯ1Р1Х входов блока коммутации сигн лов обнулени , выходы конца операци групп выходов первого и второго ком мутаторов микроопераций соединены с группой информационных входов комму TaTopia сигналов обнулени , первьй и второй выходы группы выходов которо го соединены с первым и вторым установочными входами регистра кода опе рации соответственно. . Кроме того, блок коммутации сигналов обнулени  содержит первьй и второй коммутаторы, первьй и второй элементы ИЛИ, первьй и второй одновибраТоры , причем первьй и второй входы группы управл ницих входов блока соединены соответственно с первым и вторым входами первого элемента ИЛИ, выход Которого соединен с первым, управл ющим входом первого коммутатора , третий и четвертьй входы группы управл ющих входов блока соединены соответственно с вторым управл ющим входом первого и первьм управл ющим входом второго коммутаторов, выходы которых через первьй и второй одновИбраторы соединены соответственно с первым и вторым выходами группы выходов блока, п тьй и шестой входы . группы управл ющих входов блока соединены соответственно с первым и вторым входами второго элемента ИЖ, выход которого соединён с вторым управл ющим входом второго коммутатора, первьй вход группы информационных входов блока соединен с первыми информационными входами первого и второго коммутаторов, второй вход группы информационных входов блока соединен с вторыми информационными входами первого и второго кутаторов. Сущность изобретени  состоит в повышении экономичности устройства путем сокращени  суммарного объема пам ти микрокоманд за счет введе- НИН специального блока пам ти и записи в него.микропрограмм, реализуемых в обоих каналах управлени . В предлагаемом устройстве в первом блоке пам ти хран тс  микропрограммы , предназначенные дл  управлени  , как правило, только первым каналом (объектом), во втором блоке пам ти хран тс  микропрограммы, предназначенные дл  управлени  только вторым каналом, в третьем блоке пам ти хран тс  микропрограммы, используемые дл  управлени  как первым, так и вторьм каналами. При этом исключаетс  (или существенно уменьшаетс ) дублирование микропрограмм, используемых в режимах последовательного и параллельного управлени . Введение первого и второго блоков ассоциативной пам ти, обусловленных ими св зей позвол ет по коду операции идентифицировать номер блока пам ти микрокоманд, к которому должно быть произведено обращение (в котором хранитс  микропрограмма с заданным кодом операции) и обеспе чить перекоммутацию элементов су.емь дл  формировани  требуемой конфигурации структуры. Введение технических средств, образующих допдлнительный канал микроп{ ограммного управленЬ , состо щий из третьего блока пам ти шкpoкoмaнд третьих регистров адреса и микрокоманд , а также третьего формировател  адреса и обусловленных ими св зей дает возможность организовать хране ние и считывание микропрограмм, используемых дл  управлени  первым и вторьм объектами. Введение коммутатора логических условий и обусловленных им св зей позвол ет обеспечить коммутацию сигналов логических условий, поступающих от первого и второго объектов управлени , при выполнении микропрограмм , хранимых в третьем блоке пам  ти микрокоманд. Введение новых св зей дл  коммута торов, триггеров управлени , элементов И и ИЛИ позвол ет управл ть форм рованием требуемой конфигурации стру туры. Введение блока коммутации сигнало обнулени  и обусловленных им св зей позвол ет осуществл ть избирательное обнуление полей регистра кода операции при реализации последовательных и параллельных микропрограмм. Таким образом, предлагаемое устройство отличаетс  от известных по решаемой задаче - повьппением экономичности на основе дифференцированного хранени  микропрограмм, используемых в режимах последовательного и параллельного управлени , по пути решени  указанной задачи - использованием специального канала мик ропрограммного управлени , реализующего алгоритмы управлени  как первым , так и вторым объектами, по используемым техническим средствам введением первого и второго блоков ассоциативной пам ти, третьих регист ров адреса и микрокоманд, формировател  адреса и блока пам ти микрокоманд , а также коммутатора логических условий и соответствующих им новых св зей. На фиг. 1 приведена функциональ-. на  схема предлагаемого устройства-, на фиг. 2 - функциональна  схема фор мировател  адреса-, на фиг. 3 - пример построени  первого и второго блоков ассоциативной пам ти; на фиг. 4функциональна  схема первого элемента ИЛИ с динамическим выходом; ,на фиг. 5 - функциональна  схема блока коммутации сигналов обнулени . Параллельное микропрограммное устройство управлени  (фиг.1) содержит первый 1, третий 2 и второй 3 блоки пам ти микрокоманд, первьй 4, третий 5 и второй 6 регистры адреса, первый регистр 7 микрокоманд, содержащий немодифицируемые 7.1 и модифицируемые 7.2 пол  разр дов адреса, поле 7.3 логических условий и поле 7.4 микроопераций, третий регистр 8 микрокоманд, содержащий пол  8.1-8.4 (назначение этих полей аналогично назначению полей 7.1-7.4 соответственно), второй регистр 9 микрокоманд, содержащий пол  9.19 .4 (их назначение аналогично назначению полей 7.1-7.4 соответственно ), регистр 10 кода операции, сосТОЯЩ1Ш из полей первого 10.1 и второго to, 2 кодов операций, первый 11 и второй 12 блоки ассоциативной пам ти , первый 13, Третий 14 и второй 15 формирователи адреса, первый 16,третий 17 и второй 13 коммутаторы кода операции, первьй 19 и вто рой 20 коммутаторы микроопераций, коммутатор 21 логических условий, iэлемент ЗИ-ИПИ 22, триггер 23 пуска, первый 24 и второй 25 триггеры управлени , генератор 26 импульсов, четвертый 27, п тый 28, первый 29, шестой 30, восьмой 31, седьмой 32, второй 33, дев тьй 34 и третий 35 элементы И, второй 36, третий 37, первый 38, четвертый 39, шестой 40 и п тьй 41 элементы ИЛИ , блок 42 коммутации сигналов обнулени . Кроме того, на фиг. 1 использованы следующие обозначени : вход 43 кода операции устройства, первьй 44 и второй 45 входы логических условий устройства соответственно, вход 46 пуска устройства, первьй выход 47 икроопераций устройства и выход 47.1 икрооперации Конец операции соотественно , второй выход 48 микроопеаций устройства и выход 48.1 микооперации Конец операции (второй араллельной микропрограммы) соответтвенно , выход 49 ошибки устройства, ервьй выход 50.1 первого блока 11, ервьй управл ющий вход первого коммутатора 16 кода операции, первые входы элементов ИЛИ 36 и 39, первьй вход элемента ЗИ-ЙЛИ, первый управл ющий вход первого коммутатора 19 микроопераций, второй выход 50.2 блока 11, первый управл ющий вход третьего коммутатора 17 кода операции , первый управл ющий вход коммутатора 21 логических условий, третий вход элемента ИЛИ 36, первый вход элемента ИЛИ 40, третий вход элемента 3 И-ИЛИ, третий управл ющий входПервого коммутатора 19 микроопераций; третий выход 50.3 первого блока 11, первый управл ющий вход второго коммутатора 18 кода операции первые входы элементов ИЛИ 37, 41, п тый вход элемента ЗИ-ИЛИ 22, второй управл ющий вход втдрого коммутатрра 20 микроопераций-, первый выход 51.1 второго блока 12, второй управл ющий вход первого коммутатора 16 кода операции,, вторые входы элементов ИЛИ 36, 39, второй вход элемента ЗИ-ИЖ 22, второй управл ющйй вход первого коммутатора 19 микроопераций второй выход 51,2 в-торого блока 12 , второй управл ющий ВХОД третьего коммутатора 17 кода on рации, второй управл ющий вход коммутатора 21 логических условий, третий вход элемента ИЛИ 37, второй вход элемента ИЛИ 40, четвертьй вход элемента 22, первый управл ющий вход второго коммутатора 20 микроопераций третий выход 51.3 второг блока 12, второй управл ющий вход второго коммутатора 18 кода операции вторые входы элементов ИЛИ 37, 41, шестой вход элемента ЗИ-ИЛИ 22, третий управл ющий вход второго коммутатора 20 микроопераций, выход 52 коммутатора 21 логических условий, первьй 53.1 и второй 53.2 выходы генератора 26 импульсов, выход 54 элемента И 30, вход синхронизации первого регистра 4 адреса, выход 55 элемента И 31, вход синхронизации третьего регистра адреса, выход 56 элемента И 32, вход синхронизации второго регистра адреса выход 57 элемента И 33, вход синхронизации первого регистра 7 микрокоманд, выход 58 элемента И 34, вход синхронизации третьего регистра 8 микрокоман выход 59 элемента И 35, вход информации второго регистра 9 микрокот манд, выход 60 элемента ИПИ 35, второй вход элемента И 30, второй вход

элемента И 33, выход 61 элемента ИЛИ 40, второй вход элемента И 31 второй вход элемента И 34; выход 62 элемента ИЛИ 41,/второй вход элемента И 32, второй вход элемента И 35.

На фиг. 2 обозначены мультиплексор 63 и элемент ИЛИ 64.

На фиг. 3 показана функциональна  схема блоков 11 (12), реализуемых на базе программируемой матрицы дл  конкретного случаи кодировки кодов операции. Символами 65-68 обозначены первьй - четвертьй элементы НЕ соответственно, XI, Х2, ХЗ, Х4 входы кода операций. Например, когда на вход-блока 11 (12) поступают коды 0100 и 1100, сигнал по витс  на выходе 50.1 (51.1). Это означает, что микропрограммы с данным кодом операции хран тс  в блоке 10 пам ти микрокоманд.

i

На фиг. 4 представлена функциональна  схема элемента ИЛИ 38 с динамическим выходом, содержаща  элемент ИЛИ 65 и одновибратор 66.

Блок 42 коммутации сигналов обнулени  (фиг. 5) состоит из первого 67 и второго 68 коммутаторов, первого 69 и второго 70 элементов ИЛИ и первого 71 и второго 72 одновибраторов . Кроме того, на фиг. 5 использованы следующие обозначени : первьй 73.1 - третий 73.3 управл ющие входы группы управл ющих входов соответственно . Эти входы соединены с первым 50.1 - третьим 50.3 выходам блока 11 соответственно четвертьй 74.1 - шестой 74.3 управл ющие входы группы управл юрщх входов соотвественно , которые соединены с первым 51.1 - третьим 51.3 выходами блоками 12 соответственноi первьй 75.1 и второй 75.2 входь группы информационных входов блока, которые соединены с выходами 47.1 и 47.2 соответственно j первьй 76 и второй 77 выходы группы выходов соответственно. Эти выходы соединены с первым и вторым установочными входами (входами обнулени ) регистра 10 кода операции

Рассмотрим назначение элементов устройства, в котором условно могут быть выделены: средства хранени  и считывани  микрокоманд, средства пуска и синхронизации; средства управлени  и коммутации, а также средства контрол . К средствам хранени  и считьшани микрокоманд, относ тс  регистр 10 ко да операции,.формирователи 13-15 фо мировани , регистры 4-6 адреса, бло ки 1-3 пам ти микрокоманд, регистры 7-9 микро1 оманд. Регистр 10 обеспечиваетхранение кода операции. Этот регистр имеет два пол , обнуление которых производитс  раздельно сигналами с выходом 47.1 и 48.1. Формирователи 13-15 адреса служат дл  формировани  адреса очередных микрокоманд в зависимости от ко да и значени  логических условий и формировани  начального адреса в соответствии с кодом операции. Мультиплексор 63 реализует логическую функцию - 1«. .., 1 - - S °2--°nVi2 3- n VlV3-% где 5( 6 {Я|Д значени  логических условий; о(, - значени  j-ro разр д - кода логических уело- вий п КГК - число логических уелоЭлемент ИЛИ 64 в точках ветвлени производит модификацию младшего раз р да адреса (его изменение с О на 1 в случае равенства единице провер емого логического услови ), Блоки 1-3 пам ти предназначены дл  хранени  микропрограмм. Регистры 4-6 обеспечивают хранение адреса очередной микрокоманды. Регистры 7служат дл  запоминани  считываемой микрокоманды, Средства пуска и синхронизации включают генератор 26 импульсов, триггер 23, злементы ИЛИ 38-41, эле менты И 30-35. Элементы ИЖ 38 и тр гер 23 выполн ют фзгнкции пуска устройства и останова его при по влени сигнала ошибки или сигнала Конец операции. Особенностью злемента ИЛИ 38  вл етс  наличие динамического выхода При по влении сигнала на одном из входов элемента ИЛИ 38 на его выход формируетс  короткий импульс, который производит обнуление триггера 2 пуска. Формирование импульса осущес вл етс  одновибратором ёб (фиг. 4). Генератор 26 импульсов выполн ет функцию формировани  двух серий тактовых импульсов. Элементы ИЛИ 39-41 и элементы И 30-35обеспечивают синхронизацию устройства в. зависимости от режима работы и кода операции. При выполнении последовательных микропрограмм осуществл етс  считьшание . информации из одного блока пам ти микрокоманд (блоков 1,2 или 3). В параллельном режиме работы в зависимости от кода операции производитс  одновременное считьтание .из пары блоков пам ти 1 и 2 (1 и 3), (2 и 3). К средствам управлени  и коммутации относ тс  блоки 11 и 12, триггеры 24 и 25 управлени , коммутаторы 16-21, элемейты ИЛИ 36 и 37, элементы И 27-29, блок 42 коммутации сигналов обнулени . Блоки 11 и 12 формируют сигналы, разрешающие считьшание микрокоманд с блоков 1-3 пам ти в последовательном режиме и параллельное считывание микрокоманд из блоков 1 и 2 (1 и 3), (2 и 3), управл ют синхронизацией устройства, коммутацией операционных частей микрокоманд и кодов логических условий. При поступлении кодов 0100, 0010, 1001, которые соответствуют коды операции 0100, 1100, 0010, 1001, 1011, формируетс  сигнал на выходе 50.1 (51.1), т.е. микропрограммы с указанными кодами операции хран тс  в блоке 1 пам ти микрокоманд. Единичные сигналы на выходах 50.2 (51.2) и 50.3 (51.3) формируютс  при поступлении кодов 1101, 0001, 0110, 1110 и 0011, 0111, 1111 соответственно. Коммутаторы 16-18 коммутируют код операции в зависимости от сигналов блоков 11- 12. Коммутаторы 19 и 20 предназначены дл  коммутации операционньк частей микрокоманд,кс мутатор 21 коммутирует коды логических условий. Элементы ШШ 36 и 37 формируют сигналы начала вьшолнени  микропрограмм. Элементы И 27-29, триггеры 24 и 25 формируют команды на запоминание начала микропрограмм и останов устройства после окончани  вьшолнени  микропрограммы. Блок 42 осуществл ет избирательное обнуление полей регистра 10. Обнуление разр дов пол  10,1 (10.2) производитс  при окончании микропрограмм, реализуемых каналами микропрограммного управлени  и инициируемых сигналами на вьрсодах 50.1-50.3 (51.1-51.3) блоков 11 (12). При по влении сигналов на выходах 50.1, 50.2 сигнал обнулени  пол  10.1 формируетс  одновибратором 7 При этом единичным сигналом с выхода элемента ИЛИ 69 открьтаетс  первый элемент И коммутатора 67 и при окончании микропрограммы по микроопераци на выходе 47.1, проход щей через вход 75.1, формируетс  перепад О 1, поступающий на одновибратор 71. Кроме того, сигнал обнулени  выдаетс  на выход 76 в случае по влени  сигналов на выходе 50.3 (входе 73.3) и выходе 48.1 (входе 75.2). Аналогич но формируютс  сигналы обнулени  пол  10.2 коммутатором 68 и одновибратором 72. К средствам контрол  относитс  элемент ЗИ-ИЛИ 22. Он предназначен дл  контрол  правильности функционировани  блоков 11 и 12, регистра 10 и контрол  правильности подачи кодов операций на вход устройства и представл ет собой элемент И-ИДИ. Сигнал ошибки по вл етс  на выходе 49 в слу чае одновременного по влени  сигналов на выходах 50.1 и 51.1, 50.2 и 51.2, 50.3 и 51.3 блоков 11 и 12, что соответствует обращению к Одному каналу двух внешних устройств в параллельном режиме. Этим сигналом обнул етс  триггер 23 пуска и работа устройства пркращаетс . Предлагаемое устройство работает в двух режимах: раелизации последовательных микропрограмм и параллельной реализации двух микропрограм Реализаци  последовательных микропрограмм . В исходном состо нии элементы пам ти наход тс  в О. После прихо да кода операции на вход 43 подаетс  команда вход 46. По, этой команде происходит запись крд& операции в регистр 10. С пол  10.1 (10,2) регистра 10 код операции пос тупает на вход блока 11 (12), на выходе 50.1 (50.2, 50.3 (51.1, 51.2, 51.3) которой по вл етс  сигнал, управл ющий работой коммутаторов 16-18. Они определ ют, к какому каналу необходимо обратитьс  дл  считывани  очередной микропрограммы . Одновременно триггер 23 устацавлиаетс  в единичное состо ние и разрешает формированиетактовых импульсов от генератора 26 импульсо Импульсы на выходе 53. f генератора 26 задержаны на величину 1 относительно сигналов на выходе-53.2. Пусть код операции записан в поле 10.1 регистра 10 кодов операций и в соответствии с этим кодом на выходе 50.1 блока 11 формируетс  управл ющий сигнал, которьй разрешает прохождение синхроимпульсов с выхо|дов 54 и 57 и разрешает формирование микроопераций коммутатором 19 на выходе 47. На выходе элемента ИЛИ 36 формируетс  единичный сигнал, который поступает на вход элемента И 27. Первьй синхроимпульс с выхода 53.1 генератора 25 открывает элемент И 27,. В1лсодаой сигнал которого устанавливает триггер 24 в единичное состо ние. С первьм импульсом, на выходе 54 происходит запись начального адреса в регистр 4. Тактовым импульсом с выхо- ,да 57 производитс  запись кода микрокоманд из блока t пам ти в регистр 7 в соответствии с начальным адресом, записанным в регистре 4. Операционна  часть микрокоманды с пол  7.4 регистра 7 поступает на первый и второй информационные входы коммутатора 19, который вьщает операционную часть микрокоманды на выход 47 под воздействием управл ющего сигнала на входе 50.1. Косвенный адрес микрокоманды с пол  7.1 регистр 7 поступает на вход регистра 4. Модифицируемый разр д с пол  7.4 и код логического услови  с пол  7.3 регистра 7 поступают на входы формировател  13 адреса. В формирователе (фиг. 2) осуществл етс  модификаци  адреса следующим образом. На вход мультиплексора 63 подаютс  номера логических условий 7.3 и 7.4, на выходе фор№1руётс  сигнал и подаетс  на второй вход элемента ИЛИ , на первый вход которого поступает модифицируемый разр д. На выходе элемента ИЛИ 64 формируетс  значение модифицированного разр да,.С выхода формировател  13 модифицированный разр д поступает на вход регистра 4.При подаче очередного тактового импульса на вход 54 адрес очередной микрокоманды , состо вщй из косвенного адреса и модифицированного разр да, записываетс  в регистр 4. .По очередному тактовому импульсу с выхода 57 из блока 1 пам ти считываетс  очередна  микрокоманда, котора  заноситс  в регистр 7. Далее работа устройства 19 продолжаетс  аналогично описанному. При считьшании последней микрокоманды на выходе 47.1 по вл етс  сигнал Конец операции, которьй переводит к нулевое состо ние триггер 24. Кроме того, по этому сигналу производит с  обнуление пол  10.1 регистра 10. Эту функцию реализует блок 42 коммутации сигналов обнулени  (фиг. 5). Так как сигнал Конец операции по в л етс  по тактовому импульсу с выхода 53.2, а единичный сигнал на входе триггера 25 по вл етс  по импульсу с выхода 53, 1, то этим исключаетс  возможность по влени  единичных сигналов на двух входах триггера 24. После обнулени  посредством блока 42 пол  10.1 регистра 10 и триггера 24 на выходе элемента Е 29 по вл етс  единичный потенциал. После этого импульсом с выхода элемента ИЛИ 38 обнул етс  триггер 23, который запрещает формирование импульсов генератором 26. Устройство устанавливаетс  в исходное состо ние Если после записи кода операции в поле 10.1 регистра 10 по вл етс  управл ющие сигналы на выходах 50.2 или 50.3, работа устройства происходит аналогично описанному. Отличие состоит лишь в том, что считьшание микрокоманд производитс  из блоков 2 или 3 пам ти соответственно. При работе с блоком 2 пам ти логичес кие услови  с входа 44 через коммутатор 21 под воздействием управл ющего сигнала с выхода 50.2 подают с  на вход 52 формировател  14. При записи кода операции в поде 10.2 регистра 10 работа устройства происходит согласно рассмотренному алгоритму. В этом случае управление производитс  с помощью блока 12. Параллельна  реализаци  двух микропрограмм . В исходном состо нии после подачи команды Пуск на входе 43 в отличие от режима реализации одной микропро50 граммы происходит запись двух кодов операций в пол , -10.1 и 10.2 регистра 10. При этом в соответствии с кодами операций на выходах блоков 11 и 12 по вл ютс  управл ющие сигналы, которые разрешают независимое считывание микрокоманд из пары блоков пам ти в соответствии с управл ющими сигналами. Выдача операционных частей микрокоманд производитс  одновременно с двух выходов 47 и 48 в соответствии с управл ющими сигналами блоков 11 и 12. Работа каждого канала происходит аналогично алгоритму работы при реализации одной последовательной микропрограммы. По первому тактовому импульсу с выхода 53.1 триггеры 24 и 25 устанавливаютс  в единичное состо ние в соответствии с сигналами на , выходах блоков 11 и 12. Например, пусть параллельно считьюаютс  микропрограмм из блоков 2 и 3 пам ти микрокоманд (присутствуют сигналы на выходе 50.2 блока 11 и 51.3 блока 12). Если первым заканчиваетс  считывание микропрограммы из блока 3 пам ти, тогда сигналом с выхода 47.1 триггер 24 и сигналом с выхода 76 блока 42 первое поле 10.1 регистра 10 устанавливаютс  в нулевое состо ние. По окончании считывани  микрокоманд из блока 3 пам ти сигналом с выхода 48.1 триггер 25 и второе поле 10.2 регистра 10 сигна лом с выхода 77 блока 42 устанавливаютс  в нулевое состо ние. Под воздействием положительного перепада однов.ибратор 66 формирует импульс, который устанавливает в нулевое состо ние триггер 23. Нулевой сигнал на.выходе триггера 23 запрещает выдачу синхроимпульсов генератором 26. Устройство устанавливаетс  в исходное состо ние. При одновременном по влении сигналов на двух одноименных выходах блоков 11 и 12 элемент ЗИ-ИЛИ 22 выдает сигнал ошибки и блокирует работу предлагаемого устройства.

lZi8.Z(9.2l)

7.3 {8.3(9.3))

Ч.Ч (it.SlS.Z))

Фиг. 2

Фиг.З

Фаг.Ч

77

S

7f

Фиг.5

Claims (2)

1. ПАРАЛЛЕЛЬНОЕ МИКРОПРОГРАММНОЕ УСТРОЙСТВО УПРАВЛЕНИЯ, содержащее первый и второй блоки памяти микрокоманд, первый и второй регистры микрокоманд, первый и второй регистры адреса, первый и второй формирователи адреса, регистр кода операции, элемент ЗИ-ИЛИ, генератор импульсов, первый и второй триггеры управления, триггер пуска, первый и второй коммутаторы кода операции, первый и второй коммутаторы микроопераций, первый - девятый элементы И, первый -шестой элементы ИЛИ, одновибратор, причем вход кода операции устройства соединен с информационным входом регистра кода операции, вход пуска устройства соединен с входом синхронизации регистра кода операции и единичным входом триггера пуска, единичный выход которого соединен с входом генератора импульсов, нулевой выход первого триггера управления соединен с первым входом первого элемента И, выход которого соединен с входом одновибратора, первый и второй 'входы логических условий устройства соединены с первыми входами соответственно первого и второго формирователей адреса, выходы которых соединены с первыми информационными входами соответственно первого и второго регистров адреса, выходы немодифицируемых разрядов адреса первого и второго регистров микрокоманд соединены с вторыми информационными входами соответственно первого и второго регистров адреса, выходы которых соединены с входами первого и второго блоков памяти микрокоманд соответственно, выходы первого и второго блоков памяти соединены с информационными входами соответственно первого и второго регистров микрокоманд, выходы модифицируемых разрядов адреса которых соединены с вторыми входами первого и второго формирователей адреса соответственно, выходы второго и третьего элементов И соединены с входами синхронизации соответственно первого и третьего регистров микрокоманд, выходы кода логических условий которых соединены с третьими входами первого и второго формирователей адреса соответственно, выход формирователя сигнала ошибки соединен с выходом ошибки устройства и первым входом первого элемента ИЛИ, выход которого соединен с нулевым входом триггера пуска, отличающееся тем, что, с целью повышения экономичности, в него введены третий блок памяти микрокоманд, третий регистр адреса, блок коммутации сигналов обнуления, третий регистр микрокоманд, третий формирователь адреса, первый и второй блоки ассоциативной памяти, коммутатор логических условий и третий коммутатор кода операций, причем первый и второй .входы логических условий устройства соединены соответственно с первым и вторым информационными входами коммутатора логических условий, выход которого соединен с первым входом третьего формирователя адреса, выход третьего формирователя адреса соединен с первым информационным входом третьего регистра адреса, выход которого соединен с входом третьего блока памяти микрокоманд, выход третьего блока памяти микрокоманд соединен с информационным входом третьего регистра микрокоманд', выходы немодифицируемых разрядов адреса, модифицируемого разряда адреса и кода логических условий которого соединены соответственно с вторым информационным входом регистра адреса, вторым и третьим входами третьего формирователя адреса, первый выход регистра кода операции соединен с входом первого блока ассоциативной памяти и первыми информационными входами первого, второго и третьего коммутаторов кода операции,, выходы которых соединены с третьими информационными входами первого, второго и третьего регистров адреса соответственно, выход одновибратора соединен с вторым входом первого элемента ИЛИ, второй выход регистра кода операции соединен с входом второго блока ассоциативной памяти, вторыми информационными входами первого, второго и третьего коммутаторов кода операции, выходы второго и третьего элементов ИЛИ соединены с первыми входами соответственно четвертого и пятого элементов И, выходы которых соединены с единичными входами первого и второго триггеров управления соответственно, первый выход генератора импульсов соединен с вторыми входами четвертого и пятого элементов И и первыми входами шестого, седьмого и восьмого элементов И, выходы которых соединены с входами синхронизации первого, второго и третьего регистров адреса соответственно, второй выход генератора тактовых импульсов соединен с первыми входами второго, третьего и девятого элементов И, выход которо го соединен с входами синхронизации третьего регистра микрокоманд, выход микроопераций первого регистра микрокоманд соединен с первым и вторым информационными входами первого коммутатора микроопераций, группа выходов которого является первьм выходом микроопераций устройства, выход микроопераций второго регистра микрокоманд соединен с первым и вторым информационными входами. второго коммутатора микроопераций, группа выходов которого является вторым выходом микроопераций устройства, выход микроопераций третьего регистра микрокоманд соединен с третьими информационными входами второго коммутатора и первого коммутатора микроопераций, выход конца операции группы, выходов которого соединен с нулевым входом первого'триггера управления , выход конца операции группы выходов второго коммутатора микроопераций соединен с нулевым входом второго триггера управления, нулевой выход которого соединен с вторьы входом первого элемента И, первый выход первого блока ассоциативной памяти соединен с первыми управляющими входами первого коммутатора кода операции и первого коммутатора микроопераций, первым входом элемента ЗИ-ИЛИ и первыми входами второго и четвертого элементов ИЛИ, выход которого соединен с вторыми входами второго и шестого элементов И, первый выход второго блока ассоциативной памяти соединен с вторыми входами второго, четвертого элементов ИЛИ и элемента ЗИ-ИЛИ и вторыми управляющими входами первого коммутатора микроопераций и первого коммутатора кода операции, выход которого соединен с третьим информационным входом пер-; вого регистра адреса, вторые выходы первого и второго блоков ассоциативной памяти соединены соответственно с первьм и вторым управляющими входами коммутатора логических условий, третий выход первого блока ассоциативной памяти соединен с первым входом третьего элемента ИЛИ, с первыми управляющими входами второго коммутатора кода операции и второго коммутатора микроопераций, третьим входом элемента ЗИ-ИЛИ и первым входом пятого элемента ИЛИ, выход которого соединен с вторьми входами третьего и седьмого элементов. И, третий выход второго блока ассоциативной памяти соединен с четвертым входом элемента ЗИ-ИЛИ, вторыми входами третьего и пятого элементов ИЛИ и вторыми управляющими входами второго коммутатора микроопераций и второго коммутатора кода операции, выход которого соединен с третьим информационным входом второго регистра адреса, второй выход первого блока ассоциативной памяти соединен с первым управляющим входом третьего коммутатора адреса, пятым входом элемента ЗИ-ИЛИ, третьим управляющим входом первого коммутатора микроопераций, третьим входом второго элемента ИЛИ и первым входом шестого элемента ИЛИ, выход которого соединен с вторыми входами восьмого и девятого элементов И, второй выход второго блока ассоциативной памяти соединен с третьим входом третьего элемента ИЛИ, вторым входом шестого элемента ИЛИ, шестым входом элемента ЗИ-ИЛИ, третьим управляющим· входом второго коммутатора микроопераций и вторым управляющим входом третьего коммутатора кода операции, выход которого соединен с третьим информационным входом третьего регистра адреса, первый - третий выходы первого и второго преобразователей кода операции в начальный адрес соединены с группой управляющих входов блока коммутации сигналов обнуления, выходы конца операции групп выходов первого и второго коммутаторов микроопераций соединены с группой информационных входов бло ка коммутации сигналов обнуления, первый и второй выходы группы выходов которого соединены с первым и вторым установочньми входами регистра кода операции соответственно. *

2. Устройство по п. 1, о т л ичающееся тем, что блок коммутации сигналов обнуления содержит первый и второй коммутаторы, первый и второй элементы ИЛИ, первый и второй одновибраторы, причем первый и второй входы группы управляющих входов блока соединены соответственно с первым и вторым входами первого элемента ИЛИ, выход которого соединен с первым управляющим входом первого коммутатора, третий и четвертый входы группы управляющих входов блока соединены соответственно с вторым управляющим входом первого и первым управляющим входом второго коммутаторов, выходы которых через первый и второй одновибраторы соединены соот ветственно с первым и вторым выходами группы выходов блока, пятый и шестой входы группы управляющих входов блока соединены соответственно с первым и вторым входами второго элемента ИЛИ, выход которого соединен с вторым управляющим входом второго коммутатора, первый вход группы информационных входов блока соединен с первьми информационными входами первого и второго коммутаторов, второй вход группы информационных входов блока соединен с вторыми информационными входами первого и второго коммутаторов.