SU1741100A1 - Программируемый контроллер - Google Patents

Abstract

Изобретение касаетс  циклового программного управлени  производственным Зрёъент улроЗ/грнил оборудованием. Цель изобретени  - повышение быстродействи  программируемого контроллера за счет совмещени  во времени режимов обмена данными и их логической обработки. Программируемый контроллер содержит мультиплексор 1, блок 2 формировани  выходных сигналов, первый 3 и второй 4 блоки пам ти данных, первый 5 и второй 6 многоканальные коммутаторы, дешифратор 7 с подключенным к некоторым его выходам элементом ИЛИ 8, блок 9 логической обработки , генератор 10 импульсов, программный счетчик 11, блок 12 пам ти программы, формирователь 13 импульсов. Новым в контроллере  вл етс  наличие двух блоков пам ти данных, которые с помощью двух (Л С 2 о о

Description

многоканальных коммутаторов, управл емых программным счетчиком, могут работать со сдвигом по времени на половину цикла: когда первый блок участвует в обмене данными, второй работает с блоком логической обработки и наоборот. Врем , отводимое дл  обмена данными, может достигать времени обработки программы без снижени  быстродействи  контроллера, а

так как объем пам ти данных во много раз меньше обьема пам ти программы, то частота передачи данных при обмене может быть невысокой по сравнению с частотой смены адресов программной пам ти. Это позвол ет при повышении быстродействи  избежать снижени  помехоустойчивости 10-11-5-3, 10-11-12-9-5-3, 10-11-13, 11- 14-6-4,11-7-8-6,11-1-2-1 7 ил

Изобретение относитс  к управл ющим системам с программным управлением и может быть использовано дл  логического управлени  станками и автоматическими лини ми.

Известен программируемый контролер, содержащий мультиплексор, информационные входы которого подключены к датчикам объекта управлени , блок формировани  выходных сигналов, блок пам ти данных (второе запоминающее устройство), блок логической обработки (вычислительынй блок) генератор импульсов, программный счетч .к и блок пам ти программы (первое запоминающее устройство). Подключенный к генератору импульсов программный счетчик непрерывно циклически считывает программу , записанную предварительно в блоке пам ти программы. На каждом шаге считывани  программы возникающий на соответствующих выходах блока пам ти программы код операции поступает в блок логической обработки и определ ет выполн емую им операцию. При этом входные сигналы поступают в блок логической обработки из блока пам ти данных, а результаты логических операций направл ютс  непосредственно в блок формировани  выходных сигналов.

Недостатком известного программируемого контроллера  вл етс  ограниченность его функциональных возможностей в отношении сложности обрабатываемых логических зависимостей, обусловленна  отсутствием у него средств дл  использовани  в качестве входных сигналов блока логической обработки тех результатов логических операций, которые направл ютс  в блок формировани  выходных сигналов.

Наиболее близким к изобретению  вл етс  программируемый контроллер, который содержит мультиплексор, блок формировани  выходных сигналов, дешифратор , элемент ИЛИ, генератор импульсов, программный счетчик, блок пам ти программы , блок логической обработки, многоканальный коммутатор, блок пам ти данных , Кроме того, известный программируемый контроллер содержит триггер и адресный счетчик, разр дные выходы которого соединены с адресными входами мультиплексора , блок формировани  выходных сигналов и дешифратора Триггер, подключенный к выходам переполнени  обоих сче1чиков, управл ет их поочередной работой и одновременно переключает многоканальный коммутатор, который переводит блок пам ти данных либо в режим обмена данными с мультиплексоров и блоков дзр- мировани  выходных сигналов, либо d режим

работы с блоком логической обработки.

Недостатком известного программируемого контроллера  вл етс  ограниченное быстродействие, что видно из следующего Цикл работы программируемого контроллера состоит из двух частей обмен данными между блоком пам ти данных и мультиплексором и блоком формировани  выходных сигналов и логическа  обработка данных по командам блока пам ти программы

Дл  достижени  большего быстродействи  программируемого контролера должно быть сокращено врем  цикла его работы не только за счет ускорени  логической обработки , но и за счет ускорени  обмена данными . Последнее достигаетс  путем повышени  частоты передачи данных Между тем, линии передачи между блоком пам ти данных и мультиплексором и блоком формировани  выходных сигналов в программируемом контроллере наиболее прот женны и у звимы в отношении помех Повышение частоты передачи данных снижает помехоустойчивость этих линий.

Цель изобретени  состой г в повышении

быстродействи  программируемого контроллера за счет совмещени  во времени режимов обмена данными их логической обработки.

Указанна  цель достигаетс  тем, что в

программируемый контроллер, содержащий мультиплексор, информационные входы которого подключены к датчикам объекта управлени , дешифратор, соответствующие выходы которого соединены с входами элемента ИЛИ, генератор импульсов, первый тактовый выход которою подключен к счетному входу программного счетчика, выходы которого соединены с соответствующими адресными входами блока пам ти программы, выходы кода операций которого соединены с соответствующими входами блока логической обработки, вход разрешени  выборки блока пам ти программы соединен со вторым тактовым выходом генератора импульсов, первый многоканальный коммутатор, первый вход первой группы информационных входов которого соединен с третьим тактовым выходом генератора импульсов, второй вход первой группы информационных входов подключен к управл ющему выходу блока логической обработки , остальные входы первой гурппы информационных входов соединены соответственно с выходами адреса данных блока пам ти программы, первый информационный вход-выход первого многоканального комму- татоа подключен к информационному входу- выходу блока логической обработки, второй вход второй группы информационных входов первого многоканального коммутатора подключен к управл ющему входу мультиплексора и к выходу элемента ИЛИ, остальные входы второй группы информационных входов, кроме того, подключены соответственно к адресным входам блока формировани  выходных сигналов и к группе соответствующих разр дных выходов программного счетчика, второй информационный вход-выход первого многоканального коммутатора соединен с выходом мультиплексора и входом блока формировани  выходных сигналов , выходы первого многоканального коммутатора подключены соответственно к адресным входам, входу управлени  записью-чтением и разрешением выборки первого блока пам ти данных, вход и выход данных которого соединены с третьим информационным входом-выходом первого многоканального коммутатора, управл ющий вход которого подключен к выходу переполнени  программного счетчика, четвертый тактовый вход генератора импульсов соединен с тактовым входом блока логической обработки, введены формирователь импульсов, инвертор, второй многоканальный коммутатор и второй блок пам ти данных, причем управл ющий вход второго многоканального коммутатора соединен с выходом инвертора, вход которого подключен к управл ющему входу первого многоканального коммутатора, перва  группа

информационных входов, второго многоканального коммутатора подключена соответственно к первой группе информационных входов первого многоканального коммута- 5 тора, выходы второго многоканального коммутатора подключены соответственно к адресным входам, входу управлени  записью-чтением и входу разрешени  выборки второго блока пам ти данных, вход и

0 выход данных которого соединен с третьим информационным входом-выходом второго многоканального коммутатора, первый и второй информационные входы-выходы которого соединены соответственно с первым

5 и вторым информационными входами-выходами первого многоканального коммутатора , втора  группа информационных входов которого соединена соответственно со второй группой информационных входов вто0 рого многоканального коммутатора, первый вход второй группы информационных входов первою и второго многоканальных коммутаторов подключен к выходу формировател  импульсов, входы запуска которого соединены

5 с соответствующими выходами программного счетчика, соответствующий выход которого соединен также с тактовым входом блока формировани  выходных сигналов.

В представленном программируемом

0 контроллере два блока пам ти данных работают со сдвигом по времени между собой на половину цикла; когда первый блок участвует в обмене данными, второй работает с блоком логической обработки, и наоборот.

5 При этом нет перерывов в работе блока пам ти программы и блока логической обработки: только чередуютс  блоки пам ти данных, с которыми они работают. Врем , отводимое дл  обмена данными, здесь мо0 жет достигатьс  времени обработки программы без уменьшени  быстродействи  контроллера. А так как объем пам ти данных существенно (во много раз) меньше объема пам ти программы, то частота передачи

5 данных может оставатьс  достаточно низкой дл  сохранени  помехоустойчивости.

На фиг.1 представлена функциональна  схема контроллера; на фиг.2 - функциональ-(

0 на  схема блока формировани  выходных сигналов; на фиг.З -функциональна  схема многоканального коммутатора; на фиг.4 - функциональна  схема блока логической обработки; на фиг.5 - функциональна  схема

5 генератора импульсов; на фиг.6 - циклограмма работы генератора импульсов; на фиг.7 - циклограмма работы блоков пам ти данных в режиме обмена данными с мультиплексором и блоком формировани  выходных сигналов.

Программируемый контроллер содержит мультиплексор 1, блок 2 формировани  выходных сигналов, первый 3 и второй 4 блоки пам ти данных, первый 5 и второй 6 многоканальные коммутаторы, дешифратор

7с подключенным к некоторым его выходам элементом ИЛИ 8, блок 9 логической обработки , генератор 10 импульсов, программный счетчик 11, блок 12 пам ти программы с выходами кода операций (О0...0к) и адреса данных (О.к+1...0.к-н+(п-т)), формирователь 13 импульсов, инвертор 14.

Блок 2 формировани  выходных сигналов (фиг.2) содержит дешифратор 16 и набор D-триггеров 17 по числу выходов блока. Входы С триггеров соединены с соответствующими выходами дешифратора, а входы D соединены параллельно и выведены как информационный вход 18 блока. Управл ющим (тактовым) входом 19 служит старший адресный разр д дешифратора 16. Блоки 3 и 4 пам ти данных идентичны друг другу.

На фиг.З показан пример реализации многоканальных коммутаторов 5 и 6, идентичных друг другу Каждый многоканальный коммутатор содержит однонаправленный перек эчатель 20, двунаправленный одно- канал переключатель 21 и инвертор 22

8число каналов многоканального переключател  20 входит р д каналов с выходами 23 и информационными входами 24 и 25, отдельный канал с выходом 26 и информационными входами 27 и 28 и другой отдельный канал с выходами 29 и информационными входами 30 и 31. Входы 25, 28 и 31 образуют первую группу информационных входов, в которой вход 31  вл етс  первым, а вход 28 - вторым информационными входами. Входы 24, 27 и 30 образуют вторую группу информационных входов, в которой вход 30  вл етс  первым, а вход 27- вторым информационными входами Двунаправленный переключатель 21 имеет третий вход-выход 32, второй вход-выход 33 и первый вход-выход 34. Управл ющий вход 35 многоканального коммутатора соединен при участии инвертора 22 с управл ющими входами переключателей 20 и 21. При единичном сигнале на управл ющем входе 35 выходы переключател  20 соединены с соответствующими входами первой группы информационных входов, а третий вход-выход 32 перключател  21 соединен с первым входом-выходом 34; при нулевом сигнале на входе 35 выходы переключател  20 соединены с соответствующими входами второй группы информационных входов, а третий вход-выход 32 переключател  21 соединен с вторым входом-выходом 33.

На фиг.4 показан пример реализации блока 9 логической обработки. Он содержит ключи 36, 37, 38 и 39, D-триггер 40, выполн ющий фукнцию регистра-аккумул тора

результатов логической обработки, элемент И 4 I, элемент ИЛ И 42 и элемент ИЛ И-НЕ 43 Один из входов последнего через инвертор 44 соединен с тактовым входом 45 блока 9 Каждый из управл ющий входов 46, 47, 48 и

0 49 блока 9 соединен с управл ющим входом одного из ключей 36, 37, 38 и 39 Вход 46, кроме того, соединен с вторым входом элемента 43 и непосредственно с управл ющим выходом 50 блока 9. Выходы ключей 37,

5 38 и 39 соединены параллельно и присоединены к входу D триггера 40

К выходу последнего присоединены параллельно первые входы элемента И 41 и элемента ИЛИ 42 Информационный вход

0 ключа 37, вторые входы элементов 41 и 42 и выход ключа 36 соединены параллельно и образуют информационный вход-выход 51 блока 9.

На фиг 5 показан пример реализации

5 генератора 10 импульсов Он содержи генератор 52 такювых импульсов, счетчик- распределитель 53 импульсов и два RS-триггера 54 и 55 Выход О счетчика-распределител  53  вл етс  первым тактовым

0 выходом 56, а выходы С1, С2 и СЗ счетчика 10  вл ютс  соответственно вторым, третьим и четвертым тактовым выходами

Информационные входы мультиплексора 1 подключены к датчикам, а выходы блока

5 2 формировани  выходных сигналов - к исполнительным элементам объекта управлени . К первому тактовому выходу генератора 10 подключен счетный вход программного счетчика 11, выходы которого со0 единены с соответствующими адерсными входами блока 12 пам ти программы Выходы кода операций последнего (Q0 О.к) соединены с соответствующими управл ющими входами (46, 47, 48 и 49) блока 9 логической

5 обработки. Вход разрешени  выборки блока 12 соединен с вторым тактовым выходом (С1) генератора 10 Первый вход 31 первой группы информационных входов каждого многоканального коммутатора соединен с третьим

0 тактовым выходом С2 генератора 10 импульсов . Второй вход 28 первой группы информационных входов каждого многоканального переключател  подключен к управл ющему выходу 50 блока 9 логической обработки. Ос5 тальные входы 25 первой группы информационных входов каждого многоканального коммутатора соединен соответственно с выходами адреса данных (Ок+1..,0.к+1+(п-т) блока пам ти программы Первый информационный вход-выход 34 каждого многоканального

коммутатора подключен к информационному входу-выходу 51 блока 9 логической обработки . Первый вход 30 второй группы информационных входов каждого многоканального коммутатора подключен к инверсному выходу формировател  13 импульсов, входы запуска которого D и С соединены с соответствующими выходами Qm-i и Qm-2 программного счетчика 11. Второй вход 27 второй группы информационных входов каждого многоканального коммутатора подключен к управл ющему входу мультиплексора и к выходу элемента ИЛИ. Остальные входы 24 второй группы информационных входов каждого многоканального коммутатора подключены соответственно к адресным входам мультиплексора, к адресным входам дешифратора , адресным входам блока 2 формирова- ни  выходных сигналов и к группе соответствующих разр дных выходов (Qm ..Qn) программного счетчика 11. Второй информационный вход-выход 33 каждого многоканального коммутатора соединен с выходом мультиплексора и входом блока 2, Выходы 23, 26 и 29 первого 5 и второго б многоканальных коммутаторов подключены соответственно к адресным входам, входам управлени  записью-считыванием и разрешени  выборки первого 3 и второго4 блоков пам ти данных. Входы и выходы данных блоков 3 и 4 соединены соответственно с третьим входами-выходами 32 многоканальных коммутаторов 5 и 6. Управл ющий вход 35 первого многоканального коммутатора подключен к выходу переполнени  Qn+i программного счетчика. Управл ющий вход 35 второго многоканального коммутатора подключен к выходу инвертора 14, вход которого соединен с управл ющим входом первого многоканального коммутатора. Тактовый вход 19 блока 2 подключен к соответствующему разр дному выходу Qm-1 программного счетчика.

Программируемый контроллер работает следующим образом.

Генератор 52 вырабатывает непрерывную равномерную последовательность тактовых импульсов, которые поступают на счетный вход сметчика-распределител  53. С выхода 56 генератора 10 счетные импульсы поступают на счетный вход программного счетчика 11. Непрерывно измен ющийс  параллельный двоичный код с разр дных выходов Q0...Qn программного счетчика поступает на адресные входы блока 12 пам ти программы и производит циклическое считывание (сканирование) хран щейс  в этом блоке информации, записанной предварительно при программировании Информаци  записана и считываетс  в виде слов, образующихс  на параллельных выходах

блока 12 при каждом знамен и числа на его адресных входах, т.е. при каждом шаге программы . Каждое слсшо состоит из двух частей: код операции и адрес данных, которые 5 считываютс  с соответствующих частей параллельных выходов блока пам ти программы , В описываевмом упрощенном примере реализации программируемого контроллера код операции поступает в блок 9 логиче0 ской обработки в виде логической единицы на одном из его управл ющих входов 4G, 47, 48 v 4Э (при логических нул х на остальных из этих входов). Поступивша  на одни из управл ющих входов логическа  единица

5 означает команду на выполнение блоком 9 следующих определенных действий, а именно (применительно к показанному -;а фиг.4 простейшему примеру реализации блока логической обработки):

0 единица на входе 47 - запись в аккумул торе 40 текущего значени  данных, поступающих с входа-выхода 51;

единица на входе 48 - запись в аккумул тор 40 результата логической операции /1

5 текущего значени  данных с результатом предыдущей операции;

единица на входе 49 - запись в аккуму- л горе 40 результата логической операции ИЛИ текущего значени  данных с реаультс 0 том предыдущей опреации;

единица на входе 46- вывод резул а га предыдущей операции   а вход-выход 5

Запись текущего значени  данных и результатов логических операций в аккуму/. 5 тор 40 производитс  с помощью синхроимпульсов СЗ, поступающих на вход 45 блока 9 от генератора 10. При выводе результата от блока 9 запись в аккумул тор исключаетс  с помощью элемента ИЛ1/1-НЕ

0 43, используемого в качестве ключа, запираемого логической единицей на входе 46. Уровень логического сигнала с входа 46 непосредственно поступает на управл ющий выход 50, где означает признак данных, а

5 именно: погический ноль -данные, подлежа щие логической обработке в блоке 9 (операнды ); логическа  единица - выводимые из блока 9 результата логической оораоотхч. Блок 9 работает с первым и вторым

0 блоками пам ти данных поочередно. Очередность задаетс  разр дом Qn-и переполнени  программного счетчика 11, сигнал с которого управл ет первым и вторым многоканальным коммутаторами. При нуле на  ы5 ходе с блоком 9 работает второй блок 4 пам ти данных, а первый блок 3 участвует в обмене данными с мультиплексором и блоком формировани  выходных сигналов, При единице на выходе Оп+1, с блоком 9 ет первый блок пам ти данных, а второй

участвует в обмене данными с мультиплексором и блоком формировани  выходных сигналов. В обоих случа х блок 12 совершает полный цикл сканировани , Считываемый при каждом очередном шаге программы адрес данных поступает через соответствующий многоканальный коммутатор на адресные входы того блока пам ти данных, который в этом цикле работает с блоком 9, Одновременно сигнал с выхода 50 блока 9 через тот же многоканальный коммутатор поступает на выход управлени  записью-считыванием этого блока пам ти данных и определ ет его режим: при логическом нуле значение сигнала считываетс  из пам ти данных и направл етс  через многоканальный коммутатор в блок 9 дл  логической обработки в соответствии с кодом операции на данном шаге программы, при логической единице результат предыдущей логической обработки из блока 9 записываетс  в пам ть данных

Синхронизаци  совместной работы блока 12 пам ти программы, блоков 3 и 4 пам ти данных и блока 9 логической обра- ботк. обеспечиваетс  синхроимпульсами С1, С2 и СЗ, вырабатываемыми генератором 10 по циклограмме, показанной на фиг,б, Синхроимпульсы С1 и С2 образуютс  на выходах триггеров 54 и 55 (фиг.б), установочные входы которых подключены к выходам счетчика-распределител  53 в соответствии с циклограммой. Синхроимпульс СЗ образуетс  непосредственно на одном из выходов счетчика-распределител  53,s

На адресные входы мультиплексора 1, блока 2 формировани  выходных сигналов и дешифратора 7 поступает непрерывно измен ющийс  параллельный двоичный код со старших разр дных выходов Qm.,.Qn программного счетчика 11. Число разр дов этого кода совпадает с числом разр дов адресов данных в параллельных выходах блока программы. Это число на несколько разр дов меньше полного объема Qo..,Qn счетчика 11, так как объем пам ти данных программируемого контроллера в несколько раз меньше объема пам ти программы.

Поступающий на адресные входы мультиплексора 1 очередной адрес вызывает соединение одного из входов ХО...ХР с его выходом 15, но при условии, что данный адрес предусмотрен коммутацией выходов дешифратора 7 с входами элемента ИЛИ 8 и с выхода последнего единичный сигнал поступает на управл ющий вход V блока 1. В противном случае выход 15 находитс  в третьем состо нии, т.е. полностью изолирован от любых сигналов со стороны блока 1.

Адресный код со старших разр дных выходов счетчика 11 через соответствующий многоканальный коммутатор поступает также на адресные входы того блока пам ти

данных, который в текущем цикле участвует в обмене данными. Когда этот адрес совпадает с одним из адресов, выделенных дешифратором 7 дл  мультиплексора, единичный сигнал с выхода элемента ИЛИ

0 8 через тот же многоканальный коммутатор поступает на вход управлени  записью-считыванием блока пам ти данных и переводит его в режим записи; в других случа х он остаетс  в режие считывани . Таким обра5 зом, сигналы с выхода 15 блока 1 записываютс  поочередно в обоих блоках пам ти данных. В тех случа х, когда очередной блок пам ти данных при обмене данными работает в режиме считывани , данные с его

0 выхода при соответствующих адресах через многоканальный коммутатор поступают на информационный вход 18 блока 2 и фиксируютс  по тем же адресам в соответствующих D-триггерах 17 сигналами с выходов

5 дешифратора 16. В период изменени  содержимого разр дов Qm...Qn счетчика 11 от нул  до максимума происходит полный цикл обмена данными очередного блока пам ти данных с мультиплексором и блоком форми0 ровани  выходных сигналов: все сигналы датчиков записываютс  по тем же адресам в пам ть данных и все выходные сигналы из пам ти данных фиксируютс  по своим адресам в олоке 2.

5 Синхронизаци  совместной работы блоков пам ти данных, мультиплексора, блока формриовани  выходных сигналов и программного счетчика 11 обеспечиваютс  синхроимпульсами С4 и С5 в соответствии с

0 циклограммой, показанной на фиг,7. Синхроимпульс С4 вырабатываетс  формирователем 13 импульсов из сигналов разр дов Qm-2 и Qm-1 счетчика 11, а в качестве синхроимпульса С5 используетс  сигнал разр 5 да Qm-1

После окончани  обмена данными очередной блок пам ти данных переходит на работу с блоком логической обработки, снабжа  его свежими входными данными и

0 воспринима  от него новые результаты логической обработки, после чего вновь совершает обмен данными, выдава  блоку 2 новые выходные данные и освежа  свой запас входных данных.

5В цикле логической обработки данных

в качестве операндов могут быть использованы любые данные, записанные в блоках пам ти данных, т.е. не только сигналы мультиплексора , но и результаты всех логических опе аций, в том числе и предназначенные

дл  выдачи объекту управлени  через блок 2 формировани  выходных сигналов.

Claims (1)

1. Формула изобретени 

   Программируемый контроллер, содержащий мультиплексор, информационные входы которого подключены к датчикам объекта управлени , дешифратор, соответствующие выходы которого соединены с входами элемента ИЛИ, генератор импульсов , первый тактовый выход которого подключен к счетному входу программного счетчика, выходы которого соединены с соответствующими адресными входами блока пам ти программы, выходы кода операций которого соединены с соответствующими управл ющими входами блока логической обработки, вход разрешени  выборки блока пам ти программы соединен с вторым так- товым выходом генератора импульсов, первый многоканальный коммутатор, первый вход первой группы информационных входов которого соединен с третьим тактовым выходом генератора импульсов, второй вход первой группы информационных входов подключен к управл ющему выходу блока логической обработки, остальные входы первой группы информационных входов соединены соответственно с выходами адреса данных блока пам ти программы, первый информационный вход-выход первого многоканального коммутатора подключен к информационному входу-выходу блока логической обработки, второй вход второй группы информационных входов первого многоканального коммутатора подключен к управл ющему входу мультиплексора и к выходу элемента ИЛИ, остальные входы второй группы информационных входов, кроме первого, подключены соответственно к адресным входам мультиплексора, адресным входам блока формировани  выходных сигналов и к группе соответствующих разр дных выходов программного счетчика, второй информационный вход-выход первого многоканального коммутатора соединен с выходом мультиплексора и входом блока формировани  выходных сигналов, выходы первого многоканального коммутатора под-

   ключены соответственно к адресным входам , входу управлени  записью-чтением и разрешени  выборки первого блока пам ти данных, вход и выход данных которого соединены с третьим информационным входом-выходом первого многоканального коммутатора, управл ющий вход которого подключен к выходу переполнени  программного счетчика, четвертый тактовый выход генератора импульсов соединен с тактовым входом блока логической обработки , отличающийс  тем, что, с целью повышени  быстродействи , в программируемый контроллер введены формирователь импульсов, инвертор, второй многоканальный коммутатор и второй блок пам ти данных, причем управл ющий вход второго многоканального коммутатора соединен с выходом инвертора, вход которого подключен к управл ющему входу первого многоканального коммутатора, перва  группа информационных входов второго много- канального коммутатора подключена соответственно к первой группе информационных входов первого многоканального коммутатора, выходы второго многоканального коммутатора подключены соответственно к адресным входам, входу управлени  записью-чтением и входу разрешени  выборки второго блока пам ти данных, и выход данных которого соединен с третьим информационным входом-выходом второго многоканального коммутатора, первый и второй информационные входы-выходы которого соединены соответственно с первым и вторым информационными входами-выходами и первого многоканального коммутатора , втора  группа информационных входов которого соединена соответственно с второй группой информационных входов второго многоканального коммутатора, первый вход второй группы информационных входов первого и второго многоканаль ных коммутаторов подключены к выходу формировател  импульсов, входы запуска которого соединены с соответствующими выходами программного счетчика, соответствующий выход которого соединен также с тактовым входом блока формировани  выходных сигналов.

   м

   W/7

   Фиг. г

   19 2В

   35

   Фиг.3

   Фиг. 5

   Счетные им у/гьсы но входе с р| счетчика //

   Адреса{Q0,..Qn})(

   сз

   л

   4W Г

   дд -аигдддЛ

   С//

   п

   л

   teЈ

   fe7