SU1037264A1 - Микропрограммный процессор - Google Patents

Abstract

МИКРОПРОГРАММНЫЙ ПРОЦЕССОР, содержащий блок пам ти микрокоманд, конвейерный регистр, операционный блок, информационные вход и выход которого  вл ютс  соответственно информационными входом и выходом устройства , генератор последовательности адресов, мультиплексор.логических условий и блок управлени  пол рностью , выход которого соединен с входом признаков генератора последовательности адресов, выход которого соединен с .адресным входом блока. пам ти микрокоманд, выход которого соединен с информационным входом конвейерного регистра, первый, второй, третий и четвертый выходы которого соединены соответственно с входом управлени  адресом генератора последовательности адресов, с управл ющим входом блока управлени  пол рностью , с управл ющим входом мультиплексора логических условий и с входом кода микрокоманд операционного блока, выход признаков которого соединен с информационным входом мультиплексора логических условий, выход которого соединен с информационным входом блока управлени  пол рностью, вход синхронизации генератора последовательности адоесов  вл етс  входом синхронизации устройства и соеди (Л С нен с входом занесени  конвейерного регистра, отли чающийс  тем, что, с целью повышени  производительности , он содержит триггер, элемент И и элемент ИСКЛЮЧАЮЩЕЕ ИЛИ, входы которого соединены с выходом блока управлени  пол рностью и п тым выходом конвейерного регистра, 00 выход элемента ИСКЛЮЧАЮЩЕЕ ИЛИ сое-. ьо динен с информационным входом триггера , выход которого соединен с первым Од входом элемента И,выход которого сое-, :4 динен с входом синхронизации операционного блока, вход занесени  триггера и второй вход элемента И соединены с входом синхронизации устройства .

Description

Изобретение относитс  к вычисли тельной технике и может быть исполь зовано дл  обработки данных в систе мах управлени , Известен микропрограммный процес °Р содержащий блок пам ти микроко манд, конвейерный регистр, генератор последовательности адресов, опе рационный блок и мультиплексор логических условий 1 1 Недостатком данного процессора  в л етс  низка  производительность вследствие того, что при выполнении каждого условного перехода непроизво дительно расходуетс  микрокомандный цикл. Наиболее близким к изобретению по технической сущности  вл етс  мик ропрограммный процессор, содержащий блок пам ти микрокоманд, конвейерный ре гистр, операционный блок, генерато последовательности адресов, мультиплексор логических условий и блок управлени  пол рностью 2 }. В известном микропрограммном процБссоре совмещены в одном микропро раммном цикле выполнение текущей мик рокоманды, хранимой на конвейерном регистре, с выборкой следующей микрокоманды из блока пам ти микрокоманд . Однако при выполнении условных переходов следующа  после условного перехода микрокоманда выбираетс  раньше, чем формируетс  логичес кое условие, определ ющее направление перехода. Поэтому дл  каждого условного перехода в микропрограммные предусматриваетс  холоста  микрокоманда, выполн юща  функцию задержки на один цикл. Наличие холостых циклов при выпо нении микропрограммы снижает производительность известного микропрограммного процессора. Кроме того, этот микропрограммный процессор имеет большой объем микропрограммной пам ти за счет наличи  в микропрограмме холостых микрокоманд. Целью изобретени   вл етс  повышение производительности. Поставленна  цель достигаетс  тем, что микропрограммный процессор, содержащий блок пам ти микрокоманд, конвейерный регистр, операционный блок, информационные вход и выход которого  вл ютс  соответственно информационными входом и выходом уст ройства, генератор последовательности адресов, мультиплексор логических условий и блок управлени  пол рностью , выход которого соединен с входом признаков генератора последовательности адресов, выход которого соединен с адресным входом блока пам ти микрокоманд, выход которого соединен с информационным входом конвейерного регистра, первый, второй, третий и четвертый выходы которого со единены соответственно с входом управлени  адресом генератора последовательности адресов, с управл ющим входом блока управлени  пол рностью, с управл ющим входом мультиплексора логических условий и с входом кода микрокоманд операционного блока, выход признаков которого соединен с информационным входом мультиплексора логических условии, выход которого соединен с информационным входом блока управлени  пол рностью, вход синхронизации генератора последовательности адресов  вл етс  входом синхронизации устройства и соединен с входом занесени  конвейерного регистра, содержит триггер, элемент И и элемент ИСКЛЮЧАЮЩЕЕ ИЛИ, входы которого соединены с выходом блока управлени  пол рностью и п тым выходом конвейерного регистра, выход элемента ИСКЛЮЧАЮЩЕЕ ИЛИ соединен с информационным входом триггера,выход которого соединен с первым входом элемента И, выход которого соединен с входом синхронизации операционного блока, занесени  триггера и второй вход элемента И соединены с входом синхронизации устройства . При таком решении значение услови  предсказываетс  наперед. Если реальное значение услови  совпадает с предполагаемым, то условный переход выполн етс  без холостого цикла. Если же реальное значение условий отличаетс  от предполагаемого - при выполнении условного перехода присутствует холостой цикл. Сокращение холостых циклов при работе устройства повышает его производительность . Кроме того, при таком решении тпадает необходимость в использовании холостых микрокоманд, вследствие чего сокращаетс  объм микропрограммной пам ти устройства. На фиг. Т представлена схема пред лагаемого процессора; на фиг. 2 схема операционного блока; на фиг.Зсхема генератора последовательностей адресов; на .фиг. - схема мультиплексора логических условий; на фиг. 5- схема блока управлени  пол рностью; на фиг. 6- алгоритмы микропрограммы; на фиг. 7 временна  диаграмма работы устройства. Микропрограммный процессор содержит блок 1 пам ти микрокоманд,конвейерный регистр 2, операционный бло 3, информационные вход k и выход 5 к торогО  вл ютс  соответственно информационными входом и выходом устройства, генератор 6 последовательнос1;и адресов, мультиплексор 7 логических условий, блок 8 управлени  пол рностью, триггер 9,элемент ИСКЛЮЧАЮЩЕЕ ИЛИ 10, элемент И 11, а также входы 12 синхронизации и 13 на чальной установки устройства. Выход блока Т пам ти микрокоманд соединен с информационным входом кон вейерного регистра 2, первый вход .которого соединен с входом Ц управлени  адресом генератора 6 последова тельности адресов. Второй выход конвейерного регист ра 2 соединен с управл ющим входом 15 блока 8 управлени  пол рностьто, выход которого соединен с входом.16 признаков генератора 6 последователь ности адресов и с входом элемента ИСКЛЮЧАЮЩЕЕ.ИЛИ 10. Третий выход конвейерного регистра 2 соединен с у равл ющим входом 17 мультиплексора 7 логических условий, выход которого соединен с информационным входом 18 блока управлени  пол рностью. Четвер тый выход конвейерного регистра 2 соединен с .входом 19 кода микрокоманд операционного блока 3,. выход, 20 признаков которого соединен с информационным входом 21 мультиплексора 7 логических условий. П тый выход ко вейер.ного регистра 2 соединен с входом элемента ИСКЛЮЧАЮЩЕЕ ИЛИ 10, выход которого соединен с информационным входом триггера 9. Выход генератора 6 последовательности адресов соедине;н с адресным входом блока 1 пам ти микрокоманд. В ход триггера 9 соединен с.первым входом элемента И 11, второй вход ко торого соединен с входами занесени  конвейерного регистра 2 и -,.irrepa 9 . с входом синхронизации генератора 6 последовательности адресов И с входом 12 синхронизации устройства. Выход элемента И 11 соединен с входом 22 синхронизации операционного блока 3. Установочные входы конвейерного регистра 2, генератора 6 последовательности адресов и триггера 9 соединены с входом 13 начальной установки устройства. Операционный блок 3 ((twr.2) содержит дешифратор 23 операций, сумматор 2, группы операционных элементов И 25, ИЛИ 26, и НЕ 27, группы коммутирующих элементов И 28, И 29, И 30, И 31, И 32, группу элементов ИЛИ 33, накапливающий регистр З и элемент И 35.. Вход дешифратора 23 операций и вход переноса сумматора 24 соединены с входом 19 кода микрокоманд операционного блока 3. Выходы дешифратора 23 операций соединены с входами групп коммутирующих элементов И 28, И 29, И 30, И 31, И 32, выходы которых -.соединены с-входами группы эпеч ментов ИЛИ 33, Выход группы элементов ИЛИ 33 соединен с информационным входом (накапливающего регистра 3 и с входом элемента И 35. Вход занесени  накапливающего регистра 3  вл етс  входом 22 синхронизации операционного блока 3. Выход накапливающего регистра З  вл етс  информационным выходом 5 устройства и соединен с первы входами сумматора 2, групп операционных элементов И 25, ИЛИ 26 и с входом группы операционных элементов НЕ 27. Вторые входы сумматора 2, групп операционных элементов .И 25, ИЛИ 26 и вход группы коммутирующих элементов И-31 соединены с информационным входом k устройства. Выходы сумматора 24,групп операционных элементов И 25, ИЛИ 26, НЕ 27 соединеныс входами коммутирующих элементов И 28, И 29, И 30, И 32 соответственно. Выход переноса сумматора 24, выход старшего разр да группы элементов ИЛИ 33 и выход элемента И 35  вл ютс  выходом 20 признаков операционно го блока 3.. Генератор 6 последовательности адресов (фиг.З) содержит регистр 36 адреса, сумматор 37, Дешифратор 38, группы элементов И 39, И 4о и ИЛИ 41, элементы И 42, И 43, ИЛИ 44, ИЛИ 45 и НЕ 46. Выход регистра 36 адреса сое 4нен с входом группы элементов И 39, выход которой соединен с входом группы элементов ИЛИ Ц , Выход группы элементов ИЛИ f1  вл етс  выходом генератора 6 последовательности адресов и соединен с первым входом сумматора 37, второй вход которого соединен с входом элемента НЕ +6 и общим проводом устройства. Выход зле иента НЕ А6 соединен с входом переноса сумматора 37, первый и второй выходы которого соединены соответственно с первым информационный входо регистра Зб адреса и входом элемента И ifZ. Вход дешифратора 38 и вход группы элементов И 0  вл ютс  входо k управлени  адресом генератора 6 последовательности адресов. Первый выход дешифратора 38 соединен с входами элементов И 3, ИЛИ f5 и с инверсным входом элемента И }2, выход которого соединен с входом элемента ИЛИ , Второй выход дешифратора ЗВ соединен с входом эле мента ИЛИ +5, выход которого соединен с входом группы элементов И 39. Третий выход дешифратора 38 соединен с входом группы элементов И kO, выход которой соединен с входом группы элементов ИЛИ 41, Вход элемента И 3  вл етс  входом 16 признаков генератора 6 последовательности адресов . Выход элемента И ЛЗ соединена аерез элемент ИЛИ k с вторым информационным входом регистра 36 адреса , входы занесени  и адреса -которого  вл ютс , соответственно входом 12 синхронизации и входом 13 начальной установки устройства. . Мультиплексор 7 логических условий (фиг,4) содержит дешифратор 47, группу элементов И ЦЬ и элемент ИЛИА Вход дешифратора 7  вл етс  входом 17 мультиплексора 7 логических условий. Выходы дйцифратора 7соединены с первыми входами элементов И группы элементов И ЦВ, выходы которых через элемент соединены с выходом мультиплексора 7 логических условий,- Второй вход первого элемент И группы элементов И 8.соединен с о щим проводом устройства.Вторые входы остальных элементов И группы элементов И iS  вл ютс  информационным входом 21 мультиплексора 7 логических . условий. ю б Блок 8 упра8Л€ ни  пол рностью (фиг,5) содержит элементы НЕ 50,И 5Ь И 52, и ИЛИ 53. Входы элементов НЕ 50 и И 5.1 соединены с информационным входом 16 блока 8 управлени  пол рностью. Выход элемента НЕ 50 соедине н с входом эле| ента И 52, инверсный вход которого соединен с входом элемента И 51 и с управл ющим входом 15 блока 8 управлени  пол рностью. Выходы элементов И 51 и И 52 соединены с входами элемента ИЛИ 53, выход которого  вл етс  выходом блока В управлени  пол рч 91ОСТЬЮ. На фиг, 6 показан алгоритм микропрограммы , где символами М, L,N,, F. (,2,3,., . ,п...k... ) обозначены последовательности микрокоманд,а символом А - провер емое логическое условие. На фиг, 7 показана временна  диаграмма работы устройства, где; 5 сигнал начальной установки на вхоДе 13; 55- импульсы на входе 12 синхронизации; 56- коды микрокоманд на выходе блока 1 пам ти микрокоманд; 57 - коды микрокоманд на выходе конвейерного регистра 2; 58- сигнал на выходе элемента ИСКЛЮЧАЮЩЕЕ ИЛИ 1.0}59-сигнал услови  на выходе 20 признаков генератора 6 последовательности адресов; 60- сигнал на выходе триггера 9; 61 - импульс на выходе элемента И 11. Дл  более четкого понимани  работы устройства рассмотрим вьлполненкё им примера микропроГ(раммы,алгоритм которой показан на фиг.6. Работа устройства производитс  в соответствии с временной диаграммой (фиг.7). На вход 13 устройства подаетс  сигнал 5, по которому конвейерный регистр 2, тртггер Э и регистр 36 адреса устанавливаютс  в нуль, По нулевому коду на входе Т генератора 6 последовательности адресов дешифратор 38 вырабатывает единичный сигнал на своем етрром выходе . Этим сигналом через элемент ИЛИ kS выбираетс  группа элементов И 39, в результате чего нулевой адрес с выхода регистра 36 адреса передаетс  на выход генератора $ последовательности адресов, По нулевому адресу из блока 1 пам ти микрокоманд выбираетс  перва  микрокоманда Ml (позици  56) и поступает на вход конвейерного регистра 2. Адрес микрокоманды М2 подготав ливаетс  следующим образом. Так как на втором входе сумматора 37 посто нно присутствует уровень логического нул  (за счет Соединени  с общим проводом устройства) , а на входе переноса сумматора 37 посто нно присутствует уровень логической единицы, то на выходах сумматора 37 формируетс  адрес на единицу больше адреса на его первом входе. С первого вихода сумматора 37 вход регистра 36 адреса поступает адрес следующей микрокоманды (М2) без старшего разр да. Старший разр д адреса микрокомандыМ2 поступает через элемент И 42, открытый нулевым сигналом с первого выхода дешифратора 38, и элемент ИЛИ 4 на вход регистра 36 адреса. При нулевом значении кода на упI равл ющем входе , 17 мультиплексора 7 логических условий дешифратор 47 вырабатывает единичный сигнал на первом выходе. Этим сигналом выбира етс  первый элемент И 48, в результ те чего нулевой сигнал с второго входа элемента И 48 (за счет соединени  с общим проводом устройства ) поступает на выход мультиплексора 7 логических условий. Так как значени битов управлени , поступающих с выходов конвейерного регистра 2 на вход 15 блока 8 управлени  пол рно стью и вход элемента ИСКЛЮЧАЮЩЕЕ ИЛИ 10, равны нулю, то сигнал 5В пр нимает единичное значение. При поступлении первого импульса 55 по его заднему фронту микрокоманда Ml заноситс  в конвейерный регистр 2 (позици  57), адрес микро команды М2 заноситс  в регистр Зб адреса, а в триггер 9 заноситс  единица. С первого выхода конвейерного регистра 2 на вход 14 управлени  адресом генерэтора 6 последовательности адресов поступает адресна часть микрокоманды Ml. Адресна  час каждой микрокоманды состоит из двух полей - адресного и управл ющего.В адресном поле указываетс  адрес перехода при безусловной передаче упр лени , в управл ющем - тип перехода . Значение кода в управл ющем поле адресной части микрокоманды Ml равно нулю, в результате чего, едини чным сигналом со второго выхода 1 48 дешифратора ЗЗ вы&1раетс  группа элементов И 39 и адрес микрокоманды М2 поступает на выход генератора 6 . последовательности адресов. По адресу микрокоманды Н2 (аналогично описанному ) на выходе сумматора 37 формируетс  адрес макрокоманды МЗ, а из блока 1 пам ти микрокоманд через врем  f, определ емое временем выборки из пам ти, считываетс  микрокоманда М2 (позици  56) и поступает на вход конвейерного регистра 2. Значени  управл ющих полей микрокоманды Ml, поступающих на вход 15 блока 8 управлени  пол рностью, на вход 17 мультиплексора 7 логических условий и на вход элемента ИСКЛЮЧАЮЩЕЕ ИЛИ 10, также равны нулю, в результате чего сигнал 58 сохран ет единичное значение. Одновременно с выборкой микрокоманды М2 из блока 1 пам ти микрокоманд , , операционный блок 3 выполн ;ет операцию, задаваемую в операционной части микрокоманды Ml. Операционна  часть микрокоманды поступает, с четвертого выхода конвейерного регистра 2 на вход Т9 кода микрокома(д операционного блока 3. Операционный блок 3 оперирует с двум  операндами, один из которых находитс  в накапливающем регистре 34, а другой поступает на информационный вход 4 устройства. На выходе сумматора 24 формируетс  значение арифметической суммы слагаемых с учетом сигнала входного переноса , значение которого задаетс  в поле микрокоманды. На выходах групп операционных элементов И 25 и ИЛИ 26 формируетс  значение кон-ьюнкции и /: зъюнкции операндов. На выходе группы операционных -элементов НЕ 27 формируетс  инверси  содержимого в накапливающем регистре 34.Дешифратор 23 декодирует-код операции на входе 19 операционого блока 3 и вырабатывает на одном из своих выходов единичный сигнал. Этим сигналом открываетс  одна из групп коммутирующих элементов И 28, И 29, И 30, И 31, И 32, и результат соответствующей операции поступает на информационный вход накапливающего регистра 34 . Если результат операции par вен нулю, то на выходе элеменуа Л 35 вырабатываетс  единичный сигнал. Сигналы с выхода элемента И 35, с выхода переноса сумматора 24 и с вы-. хода старшего разр да (знак результата ) группы элементов ИЛИ 33 поступают на выход 20 признаков операционного блока 3. При поступлении второго импульса 55 микрокомгнда М2 заноситс  в конвейерный регистр 2, а на выходе эле мента И 11, открытого единичным си|- налом 60, вырабатываетс  импульс 61 По импульсу 61 результат операции заноситс  в накапливающий регистр 3 Далее работа устройства- при выпо нении всех микрокоманд последовательности М- аналогична описанной вплоть до занесени  микрокоманды М в конвейерный регистр 2 (nosvinHH 57 В адресном поле- адресной части микрокоманды М„ задаетс  адрес микро ;ома1-;дь , а в управл ющем поле - код безусловного перехода. Единичным сигналом с третьего вы хода дешифратора 38 открываетс  гру па элементов И 40, в.результате чего адрес микрокоманды L поступает на выход генератора 6 последовательности адресов. По адресу микрокоманды L,j на аыходе сумматора37 формируетс  адрес микрокоманды L-, а из блока 1 пам ти микрокоманд выбирает с  икрокоманда L .(позици  5б), Выполнение последовательности L .noi i--iHO выполнению последователь - нести Н вплоть до занесени  микро команды Lvj в конвейерный регистр 2 4Ы L. Л и I . и  7). (позици  57). При этом в регистр Зб адреса заноситс  адрес микрокоманды N j сформированный на выходе сумматора 37 по адресу микрокоманfib Ч-V 8 управл ющем поле адресной-части микрокоманды L задаетс  код условного перехода, в результате чего единичный сигнал вырабатываетс  на первом выходе дешифратора 3S. По этому сигналу элемент И 2 закрываетс , а элемент И 3 открыва етс . Адрес микрокоманды N поступа ет на выход генератора 6 последовательности адресов, в результате чего микрокоманда N выбираетс  из блока 1 пам ти микрокоманд. Адрес следующей микрокоманды (N2 или F ) формируетс  в зависимости от значени  сигнала на входе 16 .признаков генератора 6 последовательности адресов . Сигнал на входе 16 признаков генератора 6 последовательности адре сов формируетс  следующим образом В результате выполнени  микрокоманf ды L формируетс  сигнал 59.По номеру услови , поступающего на вход 17 мультиплексора 7 логических условий , последний подключает на свой выход сигнал услови  с входа 21. Битом управлени , поступающим на вход 15 блока 8 управлени  пол рностью .задаетс  требуемое значение (пр мое или инверсное) сигнала услови . С выхода блока 8 управлени  пол рностью сигнал услови  поступает на вход 16 признаков генератора 6 последовательности адресов и на вход элемента ИСКЛЮЧАЮЩЕЕ ИЛИ 10. При этом значение бита управлени , посту пакхцего с выхода конвейерного регистра 2 на вход элемента ИСКЛЮЧАЮЩЕЕ ИЛИ 10, указывает на предполагаемое значение сигнала услови  (если условие предсказываетс  равным единице ,- то бит управлени  равен нулю , если же условие предсказываетс  равным нулю, то бит управлени  равен- единице). При соответствии реального .значени  сигнала услови  ожидаемому сигнал 58 равен единице, а в случае , когда такого соответстви  нет ( как показано на временной диаграмме) , - сигнал 58 принимает нулевое значение. По непредполагаемому значению услови  на входе регистра 36 формируетс  адрес микрокоманды F . При поступлении очередного импульса 55 в конвейерный регистр 2 заноситс  микрокоманда N , в регистр 36 адреса заноситс  адрес микрокоманды р , а в триггер 9 заноситс  нуль. Сигналом 60 закрываетс  элемент И 11. По импульсу 61 результат . операции микрокоманды 1 заноситс  в накапливающий регистр 3. При поступлении следующего импульса 55 в конвейерный регистр 2 заноситс  микрокомандаГ , в регистр 36 адреса заноситс  адрес микрокомандыР , а в триггер 9 - единица. Импульс 61 в этом случае не вырабатываетс , чем предупреждаетс  неправомерное выполнение микрокоманды N. В этом случае при проведении условного перехода -присутствует холостой цикл в выполнении микропрограммы. Если бы реальное значение услови  соответствовало ожидаемому, сиг-: нал, 58 не изменил бы единичного значени , на входе регистра Зб адреса сформировалс  бы адрес микрокоманды 11 . 10 Nj. В этом случае после выполнени  микрокоманды L без пропуска цикла выполн лись бы ( 1крокоманды N ,N,, и т.д. Таким образом, в предлагаемом микропрограммном процессоре потер  производительности за счет холостых циклов при проведении условных переходов происходит только в случа х непредполагаемого значени  услови , в отличие от известного, где холостой цикл присутствует при выполнении каждого условного перехода. Исключение из к кропрограммы холостых команд позвол ет сократить объем микропрограммной пам ти. В качестве базового объекта прин т микропрограммный процессор, встроенный в сопроцессор обработки каналов св зи дл  ЭВМ СМ-. В предлагаемом микропрограммном процессоре потери производитель .ности холостых циклов при выполнении условных переходов происход т только в случае перехода по не предполагаемому значению услови , в оч личие от базового объекта, где хо лостой цикл присутствует при выполнении каждого условного перехода. Даже при равной веро тности обоих на равлении перехода в среднем предлагаемый микропрограммный процессор дает выигрыш в.50% случае выполнени  переходов в микропрограмме. Однако в большинстве случае веро тности переходов не одинаковы и их несложно .-определить .Например, при необходимос .ти повторени  циклической программы Rpa3, значение веро тности возврат в цикл в R раз выше, чем значение ве ро тности выхода из цикла. В реальны микропрограммных процессорах экономи  времени будет присутствовать в среднем при выполнении условных переходов. В св зи с этим в пред лагаемом устройстве потери производительности будут как минимум в 2 раза ниже, чём э базовом объекте. Дл  качественной оценки эффективности предлагаемого микропрограммно го процессора проанализируем врем  выполнени  микропрограмм, ицеющих различную кон(1 1гурацию. Любую микропрограмму можно представить в виде дерева, имеющего линейные участки и узловые точки, в которых осуществл ютс  условные переходы в микропрограмме . Например, необходимо выполнить циклический участок микропрограммы, содержащей линейный участок и узловую точкуу из которой осуществл етс  возврат в цикл или выход из него. Пусть линейный участок микропрограммы 1у состоит из К микрокоманд, Т - длительность цикла микрокоманды, а необходимость повторени  данного участка микропрограммы равна R . Тогда веро тности возврата в цикл (р) и выхода из неге {1-Р) распредел тс  следующим образом: Врем  выполнени  микропрограммы Т без использовани  предлагаемого устройства определ ютс  из выражени  Т Kt+t (К+1 )Г, . так как при выполнении перехода необходимо каждый раз выполнить холостой цикл. При выполнении цикла R раз получим : Т (К+1 )Rr. При использовании предлагаемого устройства имеем: Т KR-u Величина т - т показывает относительное сокращение времени выполнени  микропрограммы.Из выражени  видно, что при небольших . линейных участках в цикле (К.$20 ) мы получим существенное сокращение времени выполнени  микропрограммы.

Фт1

фиг. 2 f-

.ff

/4

jy

ss ff

ЛГ ff9

SO 6/

Claims (1)

1. МИКРОПРОГРАММНЫЙ ПРОЦЕССОР, содержащий блок памяти микрокоманд, , конвейерный регистр, операционный блок, информационные вход и выход которого являются соответственно информационными входом и выходом устройства, генератор последовательности адресов, мультиплексор.логических условий и блок управления полярностью, выход которого соединен с входом признаков генератора последовательности адресов, выход которого соединен с адресным входом блока. памяти микрокоманд, выход которого соединен с информационным входом кон- вейерного регистра, первый, второй, третий и четвертый выходы которого соединены соответственно с входом управления адресом генератора последовательности адресов, с управляющим входом блока управления полярностью, с управляющим входом мулькиплексора логических условий и с входом кода микрокоманд операционного блока, выход признаков которого соединен с информационным входом мультиплексора логических условий, выход которого соединен с информационным входом блока управления полярностью, вход синхронизации генератора последовательности адоесов является входом синхронизации устройства и соединен с входом занесения конвейерного регистра, отли чающийся тем, что, с целью повышения производительности, он содержит триггер, элемент И и элемент ИСКЛЮЧАЮЩЕЕ ИЛИ, входы которого соединены с выходом блока управления полярностью и пятым выходом конвейерного регистра, выход элемента ИСКЛЮЧАЮЩЕЕ ИЛИ соединен с информационным входом триггера, выход которого соединен с первым входом элемента И,выход которого сое-динен с входом синхронизации операционного блока, вход занесения триггера и второй вход элемента И соединены с входом синхронизации устройст^,.SU -1037264 >