SU1113853A1 - Дешифратор на КМДП-транзисторах - Google Patents

Description

оо

00

ел

оо

2, Дешифратор по п. 1, отличающийс  тем, что элемент зар да выполнен на-транзисторе р-тйпа , затвор которого  вл етс  входом элемента зар да, исток - первым выходом, а сток - вторым выходом элемента зар да.

Изобретение относитс  к вычислительной технике и может быть исполь зовано в запоминающих устройствах на КМДП-транзисторах дл  дешифрации адресных сигналов. Известен дешифратор на КМДП-транзисторах , содержащий последовательно соединенные транзисторы, затворы которых  вл ютс  входами дешифратора, причем потенциал на выходе группы в режиме невыборки поддерживаетс  с помощью триггсрной  чейки, один выход которой соединен с выходом дешифратора . Недостатком дешифратора  вл етс  низкое быстродействие. Наиболее близким к предлагаемому  вл етс  д;ешифратор на КМДП-транзисторах , содержащий элементы ИЛИ-НЕ, причем каждый .элемент состоит из пос ледовательно соединенных транзисторов р-типа и параллельно соедщненных транзисторов п--типа, истоки транзис торов п-типа соединены с шиной нуле вого потенциала, стоки - с выходом элемента ИЛИ-НЕ и  вл ютс  выходом дешифратора, последовательно соединенные транзисторы р-типа включены между шиной питани  и выходом элемента ИЛИ-НЕ, затворы соответствующих транзисторов р-типа и п-типа соединены и  вл ютс  входами элемента ИЛИ-НЕ и дешифратора.. Недостатком известного дешифрато ра  вл етс  низкое быстродействие. Быстродействие дешифратора определ етс  промежутком времени от момента подачи адресных сигналов на входы дешифратора до момента по влени  сигнала на выходе дешифратора в режи ме выборки. Низкое быстродействие де шифратора обусловлено распространением сигнала выборки через последова тельно соединенные транзисторы в эле ментах ИЛИ-НЕ. I .. Цель изобретени  - повышение быот . родействи  дешифратора. Поставленна  цель достигаетс  тем что в дешифратор на КМДП-транзисторах , содержащий элементы ИЛИ-НЕ, входы которых  вл ютс  входгили дешифратора , а выходы образуют выходы де шифратора, шину питани  и управл ющую шину, введены инвертор, элемент И-НЕ и элементы зар да, входы которых подключены к выходу элемента И-НЕ, первые выходы элементов зар да подключены к шине питани , а вторые - к выходам соответствующих элементов ИЛИ-НЕ, первый вход элемента И-НЕ соединен с выходом инвертора второй вход элемента И-НЕ и вход инвертора подключены к управл ющей шине , при этом элемент зар да выполнен на транзисторе р-гипа, затвор которого  вл етс  входом элемента зар да, исток - первым выходом, а сток вторым выходом элемента зар да. На чертеже приведена схема предлагаемого дешифратора. Дешифратор содержит элементы ИЛИ-НЕ 1, двухвходовый элемент И-НЕ 2, инвертор 3, элемент 4 зар да, шину 5 питани , шину б нулевого потенциала , входы 7-9, выходы 10, управл ющий вход 11. : Каждый элемент ИЛИ-НЕ 1 содержит последовательно соединенные транзисторы р-типа 12-14 и параллельно соединенные транзисторы п-типа 15-17. Двухвходовый элемент И-НЕ 2 состоит из двух транзисторов р-типа 18-19 и двух транзисторов п-типа 2021 . Инвертор 3 состоит из транзистора р-типа 22 и транзистора п-типа-23. Элементы 4 зар да выполнены на транзисторе р-типа. Дешифратор работает следующим образом . В статическом режиме на управл ющем входе 11 поддерживаетс  потенциал логического нул , а хот  бы на одном из входов 7-9 поддерживаетс  потенциал логической единицы. При этом транзисторы 19, 21, 22 и хот  бы один из транзисторов 15-17 открыты , а транзисторы 18, 20, 23 и хот  ал один из транзисторов 12-14 закрыты . В результате, на всех выходах 10 дешифратора устанавливаютс  потенциалы логического нул . В активном режиме на входы 7-9 дешифратора подаютс  потенциалы логических нулей и единиц, соответствующие определенному двоичному коду, а на управл ющий вход 11 - потенциал логической единицы. При этом в одном из элементов ИЛИ-НЕ потенциалы входов 7-9 равны логическому нулю ( выбранный элемент), а наборы потенциалов на входах всех остальных элементов ИЛИ-НЕ содержат хот  бы по о ной логиче ской единице (невыбранные элементы V Таким образом, в невыбра ных элементах ИЛИ-НЕ хот  бы один из транзисторов 15-17 оказываетс  открытым и хот  бы один из транзист ров 12-14 оказываетс  закрытым. В выбранном элементе все транзисторы 15-17 оказываютс  закрытыми, а тран зистор 12 - открытым, поскольку напр жение между затвором и истоком этого транзистора равно питающему напр жению. Транзисторы 13 и 14 выб ранного элемента открываютс  поочередно: когда напр жение между затвором и истоком транзистора 13 достигает порогового Напр жени  этого транзистора, то он открываетс , и так далее до транзистора 14 включительно . По вление потенциала логиче кой единицы на управл ющем входе 11 приврлит к отпиранию транзисторов 20 и 23 и запиранию транзисторо 19 и 22. В результате, происходит уменьшение потенциала на выходе эле мента И-НЕ, что приводит к отпирани транзисторов элементов 4 зар да. От пирание транзистора элемента 4 зар да , соответствующего выбранному элементу ИЛИ-НЕ, приводит к повышению потенциала на выходе этого элемента и соответствующем выходе 10 д шифратора, при этом допустимо и неп ное формирование уровн  логической единицы на выходе выбранного элемента j уровень, доформировыпаетс  после включени  группы последовательно соединенных транзисторов 12-14. Отпирание транзисторов элементов 4 зар да, соответствующих невыбранным элементам ИЛИ-НЕ, приводит лишь к незначительному повышению потенциала на выходах элементов, поскольку выходы элементов оказываютс  подключенными к шине 6 / нулевого потенциала через один или несколько открытых транзисторов 1517 . После того как инвертор 3 переключитс , т.е. потенциал выхода инвертора достигнет порога переключени  элемента И-НЕ 2, потенциал выхода элемента И-НЕ начинает повьпиатьс , что приводит к запиранию транзисторов элементов 4 зар да. Таким образом, в активном режиме на выходе выбранного элемента ИЛИ-НЕ дешифратора устанавливаетс  уровень логической единицы, а на выходах невыбранных элементов - уровни логического нул . Введение элементов зар да, инвертора и двухвходового элемента И-НЕ позволило ускорить процесс формировани  сигнала логической единицы на выходе дешифратора, т.е. повысить быстродействие дешифратора. В результате , как показало моделирование на ЭВМ, предложенный дешифратор обладает в 2-2,5 раза более высоким быстродействием по сравнению с прототипом .

Claims (2)

1. ДЕШИФРАТОР НА КМДПТРАНЗИСТОРАХ, содержащий элементы ИЛИ-HE, входы которых являются входами дешифратора, а выходы элементов ИЛИ-HE образуют выходы дешифратора, шину, питания, управляющую шину, отличающийся тем. что, с целью повышения быстродействия, в него йведены инвертор, элемент И-НЕ и элементы заряда, входы которых подключены к выходу элемента И-НЕ, первые выходы элементов заряда подключены к шине питания, а вторые - к выходам соответствующих элементов ИЛИ-HE, первый вход элемента И-НЕ соединен с выходом инвертора, второй вход элемента И-НЕ и вход инвертора подключены к управляющей шине.

2. Дешифратор по π. 1, отличающийся тем, что элемент заряда выполнен на·транзисторе р-тйпа, затвор которого является входом элемента заряда, исток - первым выходом, а сток - вторым выходом эле мента заряда.

20 соединенных транзистопараллельно соединенных п-типа, истоки транзиссоединены с шиной нуле25 а сток з аряда. схема пред1