SU657594A1 - Динамический триггер на моптранзисторах - Google Patents
Динамический триггер на моптранзисторахInfo
- Publication number
- SU657594A1 SU657594A1 SU762428106A SU2428106A SU657594A1 SU 657594 A1 SU657594 A1 SU 657594A1 SU 762428106 A SU762428106 A SU 762428106A SU 2428106 A SU2428106 A SU 2428106A SU 657594 A1 SU657594 A1 SU 657594A1
- Authority
- SU
- USSR - Soviet Union
- Prior art keywords
- transistor
- trigger
- bus
- transistors
- gate
- Prior art date
Links
Landscapes
- Logic Circuits (AREA)
Description
(54) ДИНАМИЧЕСКИЙ ТРИГГЕР НА МОП ТРАНЗИСТОРАХ
Boro транзистора одной диагонали и через первый инвертор с затвором второго транзистора этой же диагонали, исток первого и сток второго транзисторов этой диагонали соединены с истоком второго транзистора инверсного плеча, шина информационного входа соединена с затвором первого транзистора второй диагонали и через второй инвертор с затвором второго транзистора этой же диагонали, а исток первого и сток второго, транзисторов этой диагонали соединены с третьей шиной тактирующих импульсов, стоки и затворы первых транзисторов инверторов соединены с первой шиной импульсов, а истоки вторых транзисторов - со второй шиной тактирующих импульсов.
На фиг. 1 представлена принщ1пиальна схема предлагаемого триггера;, на фиг. 2 - временна диаграмма четырех тактирующих серий импульсо
Триггер содержит шины 1-4 тактирующих импульсов , щину информационного входа 5, управл ющие щины 6-9, инверторы 10, И, транзисторы 12, 13, 14 пр мого плеча триггера, транзисторы 15-24 инверсного плеча триггера. В каждое плечо мостовой схемы включен один из транзисторов 17, 18, 19, 20, а в каждую ее диагональ включено по два транзистора 21,. 22 и 23, 24. инвертор построен на двух последовательно (исток со стоком) соединенных транзисторах . Инвертор 10 содержит транзисторы 25 и 26, а; инвертор 11 - транзисторы 27 и 28; 29, - выходные соответственно 1шверсноп и пр мого плеч триггера. Транзисторы триггера соединены с управл ющими, информационными и тактирующими шинами следующим образом:
с шиной 1 (источником первой тактирующей серии) соединены стоки и затворы транзисторов 12, 25s 27 и исток транзистора 14;
с шиной 2 (источником второй тактирующей серии, перекрывающей первую серию) соединены затвор транзистора 13 и истоки транзисторов 26 и 28; .
с шиной 3 (источником третьей тактирующей серии) соединенысток и затвор транзистора 15, исток транзистора 21 и сток транзистора 22;
с шиной 4 (источником четвертой тактирующей серии, перекрьшающей третью серию) соединен затвор транзистора 16;
с информационной шиной 5 со,единены затворы транзисторов 21 и 26;
с управл ющими шинами 6, 7, .8, 9 соединены соответственно затворы тразписторов 17, 18, 19, 20.
Традиционные дл потенциальных триггеров шины питани ( + Е и - F ) отсутствуют. Функции шин питани выполн ют шины 1, 2, 3, 4 соответствующие первой, второй, третьей и четвертой сери м; тактирующих импульсов. Причем caждa из этих шин может быть либо + Е, либо
Е
в зависимости от момента времени t
(см. фиг. 2).
Предлагаема схема триггера реализует 12 переключательных функций из возможных 16 от. двух переменных, одна из которых находитс в триггере, а друга поступает по информационной щше5.
Наборы управл ющих сигналов, при которых триггер реализует 12 переключательных функций, приведены в таблице, где А- переменна , поступающа по информационной шине 5; переменна , хран ща с в триггере .
Примечание: комбинации сигналов на управлщих пишах 0111, 1011, 1101/1110 вл ютс запрщенными .
Среди этих 12 переключательных функций нар ду с такими, например, как коньюнкци , инверси , стрелка Пирса и т.д. существуют две переключательньй функции - константа нуль . (позици 1 таблицы) и константа единица (позици 12 таблицы).
Согласно определению переключательна функци принимает только два значени : О (ложно) и 1 (истинно) и зависит от двоичных переменных.
Предлагаемый триггер при определенном наборе управл ющих сигналов на шинах 6, 7, 8,- 9 реализует только одну из 12 переключательных ; функций. Если эта функци истинна, то триггер устанавливаетс в единичное состо ние (отрицательный уровень напр жени на пр мом плече, шина 30 триггера), а если функци ложна - то триггер устанавливаетс в нулевое состо ние (нулевой потенциал на шине 30).
Реализацию функций константа нуль и константа ,единица в данном случае можно рассматривать как принудительную установку триггера либо в О либо в 1 соответствующими наборами управл ющих сигналов по шинам 6, 7, 8, 9 5 Триггер работает следующим образом. Так как режимы работы триггера при реализации любой из 12 переключательных функций аналогичны, то дал по снени его функциониро вани достаточно рассмотреть работу триггера при реализации одной из них. Например, рассмо рим его работу при реализации функций хранени (см. строка 10 таблицы). Предположим, что триггер хранит переменную , что соответствует отрицательному уровню напр жени на пр мом плече (шина 30) и соответственно нулевому уровню на его инверсном плече (шина 29). На управл ющие щины 6 и 9 подан отрицательный уровень напр жени , результатом чего вл етс открытое состо ние транзисторов 17 и 20. В момент времени i происходит зар д узловой емкости выхода инверсного плеча триггера через транзистор 15 импульсом с Щ1щы 3 третьей тактирующей серии. В момент времени -fc происходит зар д узло вой емкости выхода пр мого плеча (шина 30) триггера через транзистор 12 с шины 1. В следующий момент . времени -fc зар д на узловой емкости сохранитс , так как на затвор транзистора 14 подан нулевой уровень напр жени (в триггере записана 1) и возможна цепь разр да через транзисторы 13 и 14 разорвана . Уровень напр жени на пр мом плече триггера сохранитс отрицательным до следующего мо мента времени 2 . Если в триггере записан О, то в момент вре мени i. транзистор 23 будет закрыт и разр да узловой емкости выхода инверсного плеча (шина 29) не будет, а следовательно, в следующий момент времени i. произойдет разр д узловой емкости выхода пр мого плеча (шина 30), так как транзистор 14 будет открыт. Рассмотрим также реализацию триггером функции Const О (запись нул ) (перва строка таблицы). Если на все управл ющие входы подан нулевой уровень напр жени , то цепь разр да узловой емкости инверсного плеча будет разорвана, так как транзисторы 17, 18, 19, 20 в плечах мост закрыты. Б момент времени t узлова емкость выхода пр мого плеча разр дитс - триггер примет нулевое состо ние. Если теперь на управл ющие щины 6 и 9 к следующему моменту времени -t будет подан отрицательный уровень напр жени , что соответствует переходу к реализации функции хранени то триггер.сохранит состо ние нул . Использование предлагаемой схемы д|шамического триггера позволит в несколько раз увеличить функциональные возможности триггера. Триггер может быть эффективно использован в качестве разр да многоф)ткционального накапливающего регистра. Наибольшее число управл ющих выводов схемы позвол ет использовать ее в больших интегральных схемах арифмет11ческих устройств, при этом значительно упростит . их. Формула нзобретени Динамический триггер на МОП транзисторах, содержащий четыре шины тактирующих импульсов , шину информационного входа, две выходные шины, трипоследовательно соединенных транзистора пр мого плеча, два последовательно соединенных транзистора инверсного плеча, сток и затвор первого и исток третьего транзисторов пр мого плеча соед1шены с первой шиной тактирующих импульсов, затвор второго транзистора со второй шиной тактирующих имп -льсов , затвор третьего транзистора пр мого плеча соединен с истоком первого и стоком второго транзисторов шшерсного плеча и с выходной шиной , сток и затвор первого транзистора инверсного плеча соещшены с третьей Ш1шой тактирующих импульсов, затвор второго транзистора соединен с четвертой шиной тактирующих импульсов, отличающийс тем, что, с целью расширени ф нкциональных возможностей, в него введены четыре шины управл ющих сигналов, два инвертора и мост, содержащий в каждом плече по одному транзистору, затвор которого соед1шен с соответствующей шиной управл ющих сигналов, в каждую диагональ моста включены последовательно соедине1шые два транзистора, исток первого и сток второго транзисторов пр мого плеча и выходна шина соединены с затвором первого транзистора одной диагонали и через первый инвертор с затвором второго транзистора этой же диагонали, исток первого и сток второго транзисторов этой диагонали соед1шены с истоком второго транзистора инверсного плеча , шина информаилонного входа соединена с затвором первого транзистора второй диагонали и через второй инвертор с затвором второго транзистора этой же диагонали, а исток первого и сток второго транзисторов этой диагонали соединены с третьей шиной тактирующих импульсов,стоки и затворы первых,, транзисторов инверторов соединены с первой шиной тактирующих импульсов , а истоки вторых транзисторов - со второй Ш1шой тактирующих импульсов. Источники информации, прин тые во внимание при экспертизе 1.Филиппов А. Г. Транзисторные динами гсские элементы цифровых вычислительных машин, М., Сов. радио, 1969, 2.EDN 1971,V16, N 22, стр. СН-6-СН-14.
29
30
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
SU762428106A SU657594A1 (ru) | 1976-12-10 | 1976-12-10 | Динамический триггер на моптранзисторах |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
SU762428106A SU657594A1 (ru) | 1976-12-10 | 1976-12-10 | Динамический триггер на моптранзисторах |
Publications (1)
Publication Number | Publication Date |
---|---|
SU657594A1 true SU657594A1 (ru) | 1979-04-15 |
Family
ID=20685940
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
SU762428106A SU657594A1 (ru) | 1976-12-10 | 1976-12-10 | Динамический триггер на моптранзисторах |
Country Status (1)
Country | Link |
---|---|
SU (1) | SU657594A1 (ru) |
-
1976
- 1976-12-10 SU SU762428106A patent/SU657594A1/ru active
Similar Documents
Publication | Publication Date | Title |
---|---|---|
US3720841A (en) | Logical circuit arrangement | |
US4394586A (en) | Dynamic divider circuit | |
US3638036A (en) | Four-phase logic circuit | |
US3708688A (en) | Circuit for eliminating spurious outputs due to interelectrode capacitance in driver igfet circuits | |
SU657594A1 (ru) | Динамический триггер на моптранзисторах | |
US4129793A (en) | High speed true/complement driver | |
JPH0683065B2 (ja) | 分周回路 | |
GB1292783A (en) | Improvements relating to integrated circuits | |
US3808458A (en) | Dynamic shift register | |
JPS6022431B2 (ja) | ダイナミック型シフトレジスタ | |
US3612900A (en) | Shift register circuit | |
SU503295A1 (ru) | Ячейка пам ти дл регистра сдвига | |
SU792568A1 (ru) | Однотактный динамический инвертор | |
SU1587593A1 (ru) | Параллельный асинхронный регистр на МДП-транзисторах | |
SU553681A1 (ru) | Логический запоминающий блок | |
SU369715A1 (ru) | Троичный потенциальный триггер | |
SU481944A1 (ru) | Аналоговое запоминающее устройство | |
SU1599899A1 (ru) | Параллельный асинхронный регистр на КМДП-транзисторах | |
SU1226527A1 (ru) | Формирователь импульсов | |
SU570108A1 (ru) | Ячейка пам ти дл регистра сдвига | |
SU762190A1 (ru) | Усилитель считывания 1 | |
SU680055A2 (ru) | Ячейка пам ти дл регистра сдвига | |
SU1624530A1 (ru) | Параллельный асинхронный регистр | |
JPS595986B2 (ja) | Mosランダムアクセスメモリ | |
SU712928A1 (ru) | Ждущий мультивибратор |