SU553681A1 - Логический запоминающий блок - Google Patents

Description

(54) ЛОГИЧЕСКИЙ ЗАПОМИНАЮЩИЙ БЛОК

чен к одним входам второго и третьего дополнительных элементов И, другие входы которых подключены к разр дным шинам, а. выходы - ко входам второго элемента пам ти, выходы которого соединены с одними входали четвертого и п того дополнительных элементов И. Один вход шестого дополнительного элемента И подключен к адресной шане, другой - к одной из управл ющих шин, а выход - к другим входам четвертого и п того дополнительных элементов И, выходы которых соединены с разр дными шинами. Инверсный выход второго элемента пам ти подключен к одному входу седьмого дополнительного элемента И, другой вход которого соединен с одной из управл ющих шин, а выход - с одним входом элемента ИЛИ, другой вход которого подключен к пр мому выходу первого элемента пам ти, а выход - к выходной ишне. Пр мой выход второго элемента пам ти подключен к одному входу восьмого дополнительного элемента И, другой вход которого соединен с одной из управл ющих шин, а выход - с одним из входов первого элемента пам ти.

Это позвол ет вьиюлн ть операции сложного ассоциативного поиска, что существенно расшир ет область применени  логического запоминающего блока.

На фиг. 1 изображена функциональна  схема логического запоминающего блока; на фиг. 2 структурна  схема логического ЗУ с использованием логического запоминающего блока.

Логический запоминаю1дий блок содержит два элемента пам ти 1 и 2. Выходы первого элемента 1 подключены к од1шм из входов двух элементов И 3 первой группы, другие входы которых соединены с управл ющей шиной 4, служащей дл  синхронизаЩ1И . Выходы элемента пам ти 2 подключены к одним входаМ двух элементов И 5 второй группы, другие входы которых соединены с выходами элементов И 6 третьей группы, входы которых соединены с разр дными шинами 7.

Один из входов первого дополнительного элемента И 8 соединен с управл ющей шиной 9 и инверсным входом элемента Запрет 10, пр мой вход которого и другой вход элемента И 8 соединены с адресной шиной 11 Выход элемента 8 соединен с другими входами элементов И 6. Выход элемента 10 подключен к одним входам второго 12 и третьего 13 дополнительных элементов И, другие входы которых подключены к шинам 7, а выходы - ко входам второго элемента пам ти 2, выходы которого соединены с одними входами четвертого 14 и п того 15 дополнительных элементов И. Один вход шестого дополнительного элемента И 16 подключен к шине И, другой - к управл ющей шине 17, служащей дл  считьшани , а выход - к другим входам элементов И 15 и 14, выходы которых соединены с 1цинами7. Инверсный выход элемента пам ти 2 подключен к одному входу седьмого дополнительного элемента 18, другой вход которого соединен с управл ющей шиной 19, служащей дг1  сравнени , а выход - с одним входом элемента ИЛИ 20, другой вход которого подключен к пр мому выходу первого элемента пам ти 1, а выход - к выходной шине 21. Пр мой выход элемента пам ти 2 подключен к одному восьмого дополнительного элемента И 22, другой вход которого соединен с управл ющей шиной 23, а выход - с.одним из входов элемента пам ти 1.

Логическое ЗУ содержит (фиг. 2) управл ющие блоки 24, одни входы которых соединены с настроечными шинами 25, .а другие - с выходами регистра входного слова 26. Адрес1п 1е шины логических запоминающих блоков образующих накопитель логического ЗУ, подключены к соответствующим выходам регистра адреса 27.

Рассмотрим работу логического запоминающего блока при записи и считывании информации, реализации элементарных логических операций, а также операш1Й простого и сложного поисков.

Управл ющие блоки 24 функционируют также как и в обычном логическом ЗУ.

Запись информации в логический запоминающий блок может производитьс  как в элементы пам ти, так и в элементы пам ти 2. В первом случае устанавливаетс  в единичное состо ние соответствующий разр д регистра адреса 7, и подаетс  сигнал на управл ющую шину 9. Входное слово X (xi, Х2,..., Хр) с разр дных шин 7 записываетс  через элементы И 5 и6 в элемент пам ти. Во вторам случае сигнал на управл ющую Ц1ину 9 не подаетс . В результате на выходе элемента Запрет 10 возникает сигнал, поступающий на элементы И 12 и 13, поэтому входное слово X с разр дных шин 7 записываетс  в элемент пам ти 2.

Дл  считывани  информации в единичное состо ние устанавливаетс  соответствующий разр д регистра адреса 27, и подаетс  сигнал на щину 17. В результате на выходе элемента И 16 возникает сигнал , поступающий на элементы И 14 и 15 и информаци  с выходов элемента пам ти 2 поступает на шины 7. При хранении информации в элементах пам ти 1 подаетс  сигнал на шину 4. В результате информаци  переписываетс  в элементы пам ти 2, а потом производитс  считывание.

Выполнение элементарных логических операций (дизъюнкции, конъюнкции, запрета и др. в режиме записи информации в элементы пам ти 1 или 2 производитс  так же, как и в известном логическом запоминающем блоке 1 .

Claims (2)

1.Прангипшили И.В. и др. Однородные микроэлектроиные ассош1ативные процессоры, М., Сов. радио, 1973 г., стр. 280.

2.Букреев И.Н., Б.М. Мансуров, Гор чев В.И. Микроэлектронные схемы цифр(ых устройств,

М., Сов. радио, 1975 г. стр. 73-78.

№