SU1282321A1 - Двоичный счетчик - Google Patents
Двоичный счетчик Download PDFInfo
- Publication number
- SU1282321A1 SU1282321A1 SU843816438A SU3816438A SU1282321A1 SU 1282321 A1 SU1282321 A1 SU 1282321A1 SU 843816438 A SU843816438 A SU 843816438A SU 3816438 A SU3816438 A SU 3816438A SU 1282321 A1 SU1282321 A1 SU 1282321A1
- Authority
- SU
- USSR - Soviet Union
- Prior art keywords
- transfer
- input
- output
- trigger
- channel
- Prior art date
Links
Landscapes
- Manipulation Of Pulses (AREA)
Abstract
Изобретение относитс к области импульсной техники. Может быть использовано при создании многоразр дных двоичных счетчиков с параллельным переносом. Цель изобретени - увеличение быстродействи . Счетчик состоит из N разр дов, каждый из которых содержит триггер 1, инвертор 9, формирователь 2. Формирователь 2 содержит п-канальные МДП-транзис- торы 3,5, р-канальный МДП-транзис- тор 4, элемент И-НЕ 6. Дл достижени поставленной цели в устройство введен п-канальньш МДП-транзистор 11 и р-канальньй МДП-транзистор 12. 1 ил. (Л
Description
/О
т.
00
ю
00 N9
и
л-
112
Изобретение относитс к импульсной технике и может быть использовано при создании многоразр дных двоичных счетчиков с параллельным переносом.
Цель изобретени - увеличение быстродействи .
Цель достигаетс путем зар да выходной емкости каждого формировател переноса не только через последо вательно включенные пары первых р-канальных и п-канальных МДП тран- зисторов формирователей переноса всех предыдущих разр дов, но и через введенные третьи, п-канальные и вторые р-канальные МДП-транзис- торы.
На чертеже представлена принципиальна электрическа схема предлагаемого устройства.
Устройство содержит N разр дов, каждый из которых содержит триггер
1и формирователь 2 переноса, состо щий из первых п-канального 3 и р-канального 4 МДП-транзисторов, затворы которых соединены соответ- CTjBeHHo с пр мым и инверсным выходами триггера 1, истоки объединены
и подключены к входу формировател переноса, а стоки объединены и соединены с выходом формировател 2 переноса, второго п-канального МДП- транзистора 5, затвор которого подключен к инверсному выходу триггера 1, исток соединен с общей шиной, а сток подключен к выходу формировател 2 переноса, элемента И-НЕ 6, первый вход которого подключен к входу 7 устройства, второй вход соединен с выходом формировател 2 переноса, а выход подключен к счетному входу триггера 1 следующего разр да, вход формирователей 2 переноса с 2-го по N-Й подключены соответственно к выходу формировател 2 переноса предыдущего разр да, а вход формировател
2переноса первого разр да соединен
с шиной 8 питани , счетный вход тригера 1 первого разр да подключен к выходу инвертора 9, вход которого соединен с входом 7 устройства, пр мые выходы триггеров 1 вл ютс выхдами 10 разр дов, третий п-каналь ный МДП-транзистор 11, затвор которого соединен с входом формировател 2 переноса, а исток подключен к выходу формировател 2 переноса, и второй р-канальный МДП-транзистор
fo
J5
20
8232
5
,5
2 п ы
го35
45
50
55
12
12, исток которого подключен к шине 8 питани , затвор соединен с инверсным выходом триггера 1, а сток подключен к стоку третьего п-канального МДП-транзистора 11.
Устройство работает следующим образом.
На вход 7 устройства подаютс счетные импульсы, которые поступают на вход инвертора 9 и первые входы элементов И-НЕ 6 формирователей 2 переноса.
Триггеры 1 производ т деление на дьа частоты следовани импульсов, поступающих на их вход, и управл ют работой формировател 2 переноса своего разр да. Если триггер 1 находитс в нулевом состо нии, то напр жение низкого уровн с пр мого выхода триггера 1 поступает на затвор транзистора 3, а напр жение высокого уровн с инверсного триггера 1 - на затворы транзисторов 3,4 и 12. Следовательно, транзисторы 3,4 и 12 закрываютс , а транзистор 5 открьша- етс . На выход формировател 2 переноса и второй вход элемента И-НЕ 6 через открытьй транзистор 5 поступает низкий уровень напр жени независимо от уровн напр жени , действующего на входе формировател 2 переноса . На выходе элемента И-НЕ 6 установитс высокий уровень напр жени .
Таким образом, следующий счетный импульс на входе устройства 7 не вызовет срабатьшани триггеров последующих разр дов.
Если триггер 1 находитс в единичном состо нии, то на затворе транзистора 3 действует напр жение высокого уровн , а на затворах транзисторов 4,5 и 12 - напр жение низкого уровн . Транзисторы 3, 4 и 12 открыты , а транзистор 5 закрыт. Следова-- тельно, работа формировател 2 переноса будет зависеть от уровн напр жени , действующего на входе формировател 2 переноса.
Когда на входе формировател 2 переноса низкий уровень, он поступает через открытые транзисторы 3 и 4 на выход формировател 2 переноса, второй вход элемента И-НЕ 6 и затвор транзистора f1, закрыва его. При этом с приходом очередного счетного импульса на вход 7 устройства перенос в последующие разр ды не формируетс . Если же на входе формировател 2 переноса действует высокий уровень напр жени , то он открывает транзистор 11, и на выход формировател 2 переноса и второй вход элемента И-НЕ 6 через открытые транзисторы 3 и 4 с входа формировател 2 пз- реноса и открытые транзисторы 11 и 12 с шины 8 питани поступает высокий уровень напр жени . Следовательно , сигнал на выходе элемента И-НЕ 6 будет определ тьс сигналом на входе устройства 7, т.е. при поступлении очередного счетного импульса на вход 7 устройства на выходе элемента И-НЕ 6 будет сформирован импульс переноса в следующий разр д. Высокий уровень напр жени , действующий на выходе сформировател 2 пеfO
f5
облегчает динамическое считывание информации из счетчика.
Claims (1)
- Формула изобретениДвоичный счетчик, содержащий N разр дов, каждьм из которых содержит триггер и формирователь переноса , состо щий из первых п-канально- го и р-канальног.о МДП-транзисторов, затворы которых соединены соответственно с пр мым и инверсным выходами триггера, истоки объединены и подключены к входу формировател пе- реносГа, а стоки объединены и соединены с выходом формир .шател переноса , второго п-канального ЩП-тран- зистора, затвор которого подключен к инверсному выходу три-гГера, истокреноса, разрешает работу формировате- соединен с общей шиной, а сток под-облегчает динамическое считывание информации из счетчика.Формула изобретениДвоичный счетчик, содержащий N разр дов, каждьм из которых содержит триггер и формирователь переноса , состо щий из первых п-канально- го и р-канальног.о МДП-транзисторов, затворы которых соединены соответственно с пр мым и инверсным выходами триггера, истоки объединены и подключены к входу формировател пе- реносГа, а стоки объединены и соединены с выходом формир .шател переноса , второго п-канального ЩП-тран- зистора, затвор которого подключен к инверсному выходу три-гГера, истокл 2 переноса следующего разр да (если его триггер 1 находитс в единичном состо нии).Так как триггер 1 первого разр да делит на два частоту следовани входных счетных импульсов, а каждьш из триггеров 1 последующих разр дов срабатывает только когда триггеры 1 всех предьщущих разр дов наход тс в единичном состо нии, то устройство представл ет собой двоичный счетчик .-Таким образом, предлагаемое уст ройство по сравнению с известным позвол ет увеличить быстродействие вследствие того, что зар д выходной емкости каждого формировател 2 переноса происходит не только через последовательно включенные транзисторы 3 и 4 формирователей 2 переноса всех предьщущих разр дов,, но и через введенные транзисторы 11 и 12. Причем , если крутизна транзисторов 11 и 12 значительно превышает крутизну транзисторов 3 и 4, то врем задержки распространени сигнала на выходах 10 разр дов не будет зависеть от разр дности устройства и будет одинаковым дл всех разр дов, чтб253035404550ключен к выходу формировател переноса , элемента И-НЕ, первый вход которого подключен ко входу счетчика , второй вход соединен с выходом формировател переноса, а выход подключен к счетному входу триггера следующего разр да, входы формирователей переноса с второго по N-й подключены соответственно к выходу формировател переноса предыдущего разр да, а вход формировател переноса первого разр да соед1шен с пш- ной питани , счетный вход триггера первого разр да подключен к выходу инвертора, вход которого соединен со входом счетчика, пр мые выходы триггеров вл ютс выходами разр дов , отличающийс тем, что, с целью увеличени быстродействи , в каждый формирователь переноса введены третий п-канальный МДП-транзистор, затвор которого соединен со входом формировател переноса , а исток подключен к выходу формировател переноса, и второй р-канальньш МДП-транзистор, исток которого подключен к шине питани , затвор соединен с инверсным выходом триггера, а сток подключен к стоку третьего п- канального ВДП-транзис- тора.
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
SU843816438A SU1282321A1 (ru) | 1984-11-23 | 1984-11-23 | Двоичный счетчик |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
SU843816438A SU1282321A1 (ru) | 1984-11-23 | 1984-11-23 | Двоичный счетчик |
Publications (1)
Publication Number | Publication Date |
---|---|
SU1282321A1 true SU1282321A1 (ru) | 1987-01-07 |
Family
ID=21148244
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
SU843816438A SU1282321A1 (ru) | 1984-11-23 | 1984-11-23 | Двоичный счетчик |
Country Status (1)
Country | Link |
---|---|
SU (1) | SU1282321A1 (ru) |
-
1984
- 1984-11-23 SU SU843816438A patent/SU1282321A1/ru active
Non-Patent Citations (1)
Title |
---|
П тлин О.А. и др. Проектирование микроэлектронных цифровых устройств. М., 1977,.с. 178, рис . 5.20. Digital integrated circuits. DATA ook. Electronic information series, vol. 26, book 19, July 1981, p. 272, E02-145. * |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
CA1041615A (en) | Multiple phase clock generator | |
US4002926A (en) | High speed divide-by-N circuit | |
US4959646A (en) | Dynamic PLA timing circuit | |
US4476401A (en) | Write strobe generator for clock synchronized memory | |
GB1381963A (en) | Counter using insulated gate field effect transistors | |
US4893033A (en) | Programmable logic array having input transition detection for generating precharge | |
JPS61196498A (ja) | 半導体記憶装置 | |
US4063118A (en) | MIS decoder providing non-floating outputs with short access time | |
US6011410A (en) | Method of charging a dynamic node | |
SU1282321A1 (ru) | Двоичный счетчик | |
US4807176A (en) | Manchester type carry propagation circuit | |
GB1290149A (ru) | ||
GB1172387A (en) | Logical Circuit with Field Effect Transistors | |
US3612900A (en) | Shift register circuit | |
US4636657A (en) | High speed CMOS clock generator | |
US3956640A (en) | Buffer amplifier for ripple-carry binary generator | |
SU991504A1 (ru) | Адресный формирователь | |
JPH07114432A (ja) | プリチャージ装置 | |
SU1113853A1 (ru) | Дешифратор на КМДП-транзисторах | |
US5287018A (en) | Dynamic PLA time circuit | |
SU1026291A1 (ru) | Счетный триггер на МДП-транзисторах | |
KR970019061A (ko) | 데이타 출력버퍼 | |
US3638046A (en) | Fet shift register stage | |
SU1465997A1 (ru) | Асинхронный распределитель | |
SU1109804A1 (ru) | Запоминающее устройство |