соwith
4 1 Изобретение относитс к цифрово вычислительной технике и может быт использовано в вычислительных маши иах и системах дл выполнени операций над комплексными числами. По основному авт.св. № 962914 известен преобразователь комплексных чисел в двоичный код, содержащий регистры мнимой и действительной частей, выходной регистр и рас пределитель импульсов, четыре регистра , четырнадцать групп элементов И, первую и вторую группы элементов ИЛИ, первый и второй сумматоры с основанием , причем пр мые выходы i-x разр дов регистр действительной части ( i 41, 1 1 т J где П - число разр дов входного кода ) соединены с первыми входами 2 1-х элементов И первой группы, пр мые вь1ходы ( i+l)-x разр дов регистра действительной части подключены к первым входам 2(i+l)-x и 2(l+l)+J-x элементов И первой группы, пр мые выходы (i+2)-x разр дов регистра действительной части соединены .с первыми входами (2i+4)-x элемент И второй группы, пр кые выходы ( i+3)-x разр дов регистра действительной части соединены с входами ()-х и ()-х элементов И второй группы, пр мые выходы i-x разр дов регистра мнимой части сое динены с первыми входами 21-х и ()-х элементов И третьей группы , пр мые выходы (i+3)-x разр дов регистра мнимой части соединены с первыми входами (2i+6)-x элементов третьей группы, пр мые выходы (i+l) разр дов регистра мнимой части сое нены с входами (2i+2)-x элементов четвертой группы, .пр мые выходы (+2)-х разр дов регистра мнимой части соединены с первыми входами ()-х и (2i+5)-x элементов И четвертой группы, первые входы ост ных элементов И первой, второй, третьей и четвертой групп соединен с входом логического нул преобразовател , первый выход распределител импульсов - с вторыми входами всех элементов И первой, второй, третьей .и четвертой групп, выходы котЬрых соединены с соответствующи входами первого, второго, третьего и четвертого регистров соответстве но, пр мые и инверсные выходы разр 4 дов первого регистра соединены с первыми входами элементов И п той и шестой групп соответственно, пр мые и инверсные выходы разр дов второго регистра соединены с первыми входами элементов И седьмой и восьмой групп соответственно,пр мые и инверсные выходы разр дов третьего регистра соедине й.1 с первыми входами элементов И дев той и дес той групп соответственно , пр мые и инверсные выходы четпертого регистра соединены с первыми входами элементрв И один- ладдатой и двенадцатой групп соответственно , вторые входы элементов И п той, шестой, седьмой, восьмой, дев той, дес той, одиннадцатой и двенадцатой групп соединены соответственно с вторым, .третьим, четвертым , п тым, шестым, седьмым, восьмым и дев тым выходами распределител импульсов, первый выход которого соединен с первыми входами g-x ( 1 зт, т 1 и ( элементов ИЛИ первой и второй групп, первые входы остальных элементов ИЛИ пербой .и второй групп соединены, с входом логического нул преобразовател , вторые, третьи, четвертые и п тые входы элементов ИЛИ второй группы - соответственно с выходами элементов И дев той, дес той, один- надцатой и двенадцатой групп, isbfходы элементов ИЛИ первой и второй групп соединены со счетными входами первого и второго сумматоров с основанием () соответственно, выходы которых соединены соответственно с первыми входами элемен- .тов И тринадцатой и четырнадцатой групп, вторые входы которых соединены соответственно с дес тым и одиннадцатым выходами распределител импульсов , выходы элементов И тринадцатой группы соединены с входами выходного регистра, вторые, третьи, четвертые, п тые и шестые входы элементов ИЛИ первой группы соединены соответственно с выходами элементов И п той, шестой, седьмой, восьвосьмой и четырнадцатой групп 1. Недостатком известного преобразовател вл етс невозможность обработки комплексных чисел, действительна и мнима части которых представл ют соответственно дроби вида ,oL..,ot-2° -3--- b-iO,(5.(.V-- / где oi и /5, - нулевые или единич ныв разр ды дроби. Цель изобретени - расширение класса решаемых задач за счет обеспечени преобразовани комш1екснь1Х чисел с дробными величинами действи тельной и мнимой частей. Поставленна цель достигаетс тем, что в преобразователе комплекс ных чисел в двоичный код регистры действительной и мнимой частей выполнены сдвиговыми со сдвигом на m разр дов влево (где rti - число ра р дов дробной части входного кода) и содержат по m дополнительных разр дов, выходной регистр выполнен сдвиговым со сдвигом на , Р разр дов вправо (где К - число разр дов дробной части выходного кода) и содержит i допелнительнь:х разр дов, а распределитель импульсов содержит два дополнительных выхода, первый из которых соединен с входами сдвига регистров действительной и мнимой частей, а второй дополнительный выход - с входом сдвига выходного регистра. На-фиг. I представлена функциональна схема преобразовател комплексных чисел в двоичный код; на фиг. 2 - функциональна схема распределител импульсов. Преобразователь комплексных чисел в двоичный код содержит (фиг.и ( т+п}-разр дные регистры 1 и 2 действительной и мнимой частей, группы элементов И 3 - 6, регистры 7 - 10, группы элементов И 11 - IS, группы элементов ИЛИ 19 и 20, сумматоры 2 к 22 в системе счислени с основанием р -I +) , группы элементов И 23 и 24, (t+М - разр дный выходной регистр 25, распределитель 2 импульсов. - Все нeoбxoди ыe сигналы управлен вырабатываютс распределителем импульсов ; (фиг,2, который содержит триггер 27 операций с целыми числами , триггер 28 операций с дробными числами, триггер 29 знака действительной части, триггер 30 знака мни мой части, формирователи 31 и 32 им пульсов, элементы И 33 - 36, элемен 37. за,цержки, элемент ИЛИ 38, элементы 39-45 задержки,, элемент И 46, элемент 47 задержки. 44 Преобразователь комплексных чисел в двоичный код работает следующим образом. Если необходимо преобразовать целое комплексное число в код по основаниюр -1 +J , то двоичные коды действительной и мнимой частей принимаютс в разр ды регистров 1 и 2 с нулевого по п-й соответственно . Знаковые разр ды действительной и мнимой частей принимаютс в триггера 29 и 30 распределител импульсов соответственно. Триггер 27 устанавливаетс в единичное состо ние. В момент перехода триггера 27 из нулевого состо ни в единичное формирователи 31 и элементами 33 - 36, 38 - 45 последовательно формируютс сигналы на всех выходах распределител 26 импульсов. По этим сигналам на выходах 1-11 распределител импульсов целое комплексное число преобразуетс в код по основанию р -1 + J. Если необходимо преобразовать дробное комплексное число в код по основанию р -I + j , то двоичные коды действительной и мнимой частей принимаютс в разр ды регистров I и 2 с (-1)-го по (-hn)-и соответственно . Знаковые разр ды действительной и : мнимой, частей принимаютс в триггеры 29 и 30 распределител импульсов соответственно. Триггер 28 устанавливаетс в единичное состо ние . В момент перехода триггера 28 из нулевого состо ни в -единичное формирователем 32 распределител импульсов формируетс сигнал, по которому на нулевом выходе распределител импульсов содержимое (гп +п)-разр дных регистров 1 и 2 сдвигаетс на m разр дов влево, т.е. дробные действительна и мнима части комплексного чис ,ла посредством сдвига превращаютс iB целые. По сигналам на выходах 1-11 распределител импульсов полученное .целое комгшексное. число преобразуетс в кол по основанию р -1 - ) . Элементами 46 и 47 вырабатываетс сигнал на 12 JU выходе распределител импульсов, содержимое (t +)-разр дного выходного регистра сдвигаетс вправо на разр дов. В результате в разр дах с (-1)-го по (-)-й получаетс , код дробного комплексного числа по основанию .р -1 .4 1 The invention relates to digital computing and can be used in computers and systems for performing operations on complex numbers. According to the main auth. No. 962914 is known a converter of complex numbers into a binary code containing registers of imaginary and real parts, an output register and pulse distributor, four registers, fourteen groups of elements AND, the first and second groups of elements OR, first and second adders with a base, and the direct outputs ix bits the register of the real part (i 41, 1 1 t J where P is the number of bits of the input code) is connected to the first inputs of 2 1 elements AND the first group, the direct inputs (i + l) -x bits of the register real parts connected to the first m inputs 2 (i + l) -x and 2 (l + l) + Jx elements of the first group, the direct outputs of the (i + 2) -x bits of the register of the real part are connected to the first inputs (2i + 4) - x element AND of the second group, direct outputs (i + 3) -x of the bits of the real part register are connected to the inputs of () and () elements of the second group, the direct outputs of the ix bits of the register of the imaginary part are connected to the first inputs of the 21st and () -th elements AND of the third group, the direct outputs of the (i + 3) -x bits of the register of the imaginary part are connected to the first inputs of (2i + 6) -x elements of the third group, the direct outputs (i + l) register bit is imaginary The second part is connected to the inputs (2i + 2) -x of elements of the fourth group, the direct outputs (+2) -x of the register of the imaginary part are connected to the first inputs of () -x and (2i + 5) -x elements of AND the fourth group, the first inputs of the remaining elements of the first, second, third and fourth groups are connected to the input of the logic zero of the converter; the first output of the pulse distributor is connected to the second inputs of all elements of the first, second, third and fourth groups, the outputs of which are connected to the corresponding inputs of the first, second, third and fourth registers respectively, pr m e and inverse outputs of bit 4 of the first register are connected to the first inputs of elements of the fifth and sixth groups, respectively, direct and inverse outputs of the bits of the second register are connected to the first inputs of elements of the seventh and eighth groups, respectively, of direct and inverse outputs of bits the third register of connector 1 with the first inputs of elements of the Ninth and Tenth groups, respectively, the direct and inverse outputs of the fourth register are connected to the first inputs of the elements And the single and the twelfth groups, respectively, the second inputs Element elements And the fifth, sixth, seventh, eighth, ninth, tenth, eleventh, and twelfth groups are connected respectively to the second, third, fourth, fifth, sixth, seventh, eighth, and ninth outputs of the pulse distributor, the first output of which connected to the first inputs gx (1 zt, t 1 and (elements OR of the first and second groups, first inputs of the remaining elements OR perboy. and the second groups are connected, to the input of the logic zero of the converter, second, third, fourth and fifth inputs of the elements OR the second groups - according to exits The tenth, eleventh, eleventh, and twelfth groups, the isbfages of the OR elements of the first and second groups are connected to the counting inputs of the first and second adders with a base (), respectively, the outputs of which are connected respectively to the first inputs of the elements and thirteenth and the fourteenth groups, the second inputs of which are connected respectively to the tenth and eleventh outputs of the pulse distributor, the outputs of the elements And the thirteenth group are connected to the inputs of the output register, the second, third, fourth, fifth and sixth inputs of the el OR of the first group are connected respectively to the outputs of the elements And the fifth, sixth, seventh, eighth and fourteenth groups 1. The disadvantage of the known converter is the inability to process complex numbers, the real and imaginary parts of which are respectively fractions of the form, oL .., ot- 2 ° -3 --- b-iO, (5. (. V-- / where oi and / 5, are zero or one fractional bits. The purpose of the invention is to expand the class of problems to be solved by providing the conversion of comlex numbers with fractional values of the real and imaginary parts. The goal is achieved by the fact that in the converter of complex numbers into binary code, the registers of the real and imaginary parts are shifted with a shift to m bits to the left (where rti is the number of rows of the fractional part of the input code) and the register is made shift with a shift on, P bits to the right (where K is the number of bits of the fractional part of the output code) and contains i additional: x bits, and the pulse distributor contains two additional outputs, the first of which is connected to the shift inputs registers of the real and imaginary parts, and the second additional output - with the input of the output register shift. In FIG. I presents the functional diagram of the converter of complex numbers into binary code; in fig. 2 - functional diagram of the pulse distributor. The converter of complex numbers into a binary code contains (fig.i (m + n} -digit registers 1 and 2 of real and imaginary parts, groups of elements I 3 - 6, registers 7 - 10, groups of elements And 11 - IS, groups of elements OR 19 and 20, adders 2 to 22 in the number system with the base p -I +, and element groups 23 and 24, (t + M is the output output register 25, pulse distributor 2. All control signals are produced by the pulse distributor ; (Fig, 2, which contains a trigger 27 operations with integers, a trigger 28 operations with fractional numbers, a trigger 29 means ka real part, trigger 30 characters in my part, shapers 31 and 32 pulses, elements AND 33 - 36, elements 37. per, certs, element OR 38, elements 39-45 of delay, element And 46, element 47 of delay. 44 The converter of complex numbers into binary code works as follows: If it is necessary to convert an integer complex number to a base code -1 -1 J, then the binary codes of the real and imaginary parts are taken into bits of registers 1 and 2 from zero to the nth, respectively. The sign bits of the real and imaginary parts are taken into trigger 29 and 30 of the pulse distributor, respectively. The trigger 27 is set to one. At the moment of the transition of the trigger 27 from the zero state to the single shaper 31 and the elements 33-36, 38-45, signals are generated in succession at all outputs of the pulse distributor 26. From these signals at the outputs of pulses distributor 1-11, an integer complex number is converted into a code based on the base p -1 + J. If you need to convert a fractional complex number to a code based on the base p -I + j, then the binary codes of the real and imaginary parts are taken into dy of registers I and 2 from (-1) -th to (-hn) -i, respectively. The sign bits of the real and: imaginary parts are taken into triggers 29 and 30 of the pulse distributor, respectively. The trigger 28 is set to one. At the moment of transition of the trigger 28 from the zero state to the single-unit, the pulse distributor 32 generates a signal, according to which at the zero output of the pulse distributor the contents of (hn + n) -bit registers 1 and 2 are shifted by m bits to the left, i.e. the fractional real and imaginary parts of the complex number are transformed by shifting iB integers. According to the signals at the outputs 1-11 of the pulse distributor, the received. the number is converted to a number at the base of p -1 -). Elements 46 and 47 produce a signal at 12 JU of the output of the pulse distributor, the contents of (t +) - bit output register is shifted to the right by bits. As a result, in bits from (-1) -th to (-) -th, the fractional complex number code on the base of .р -1 is obtained.
Таким образом,по сравнению с базовым объектом предлагаемый преобразователь обладает более широкими функциональными возможност ми. Кроме целых комплексных чисел,устройство переводит комплексные дроби в двоичный код.Thus, in comparison with the basic object, the proposed converter has wider functionality. In addition to integer complex numbers, the device converts complex fractions into binary code.
ие.1IE.1