Claims (3)
На выходе элемента НЕ-И 9 формируетс сигнал № 4 также при равенстве кодов верхнего предела и контролируемой величины, но при этом на выходах сумм сумматора 6 формируютс сигналы 1 (так как это сумма пр мого и обратного кода одной и той же величины) и, следовательно, на выходе элемента И-НЕ 7 формируетс сигнал О, который запирает элемент И 8, 9, а на выходе переноса сумматора 6 формируетс сигнал №4, который поступает на вход соответствующего элемента И 8, а также на входы остальных элементов И 8, разреша тем самым сравнение младших групп разр дов. Но на выходе переноса всех сумматоров 6 также формируютс сигналы О, которые запирают соответствующие элементы И 8. Когда коды групп разр дов с наибольшим весом равны, а код контролируемой величины больще кода верхнего предела в группах разр дов с меньшим весом, то на одном или нескольких выходах сумм сумматора 6 той группы, где происходит несовпадение формируетс сигнал О, который формирует сигнал 1 на выходе элемента И-НЕ 7 на инверсном выходе переноса формируетс сигнал Г и,таким образом, на входах соответствующего элемента И 8 происхрдит совпадение сигналов № I, т. е. на выходе элемента И 8 также сигнал 1, которьш формирует на выходе элемента НЕ-И 9 сигнал О (не зависимо от сигналов поступающих на другие входы этого элемента), который подаетс на выход результата 10, означающего выход контролируемого параметра за верхний предел. Когда код контролируемой величины больше кода верхнего предела в более младших группах разр дов, устройство рг от гт аналогично . Количество сравниваемых групп разр дов не ограничено. Дл сравнени контролируемой величины с нижним пределом на щину управлени 4 подаетс сигнал О, при этом на пр мые входы сумматоров с выходом коммутаторов 5 подаетс код контролируемой величины, а на инверсные входы - код нижнего предела. Далее устройство работает аналогично описанному , т. е. когда контролируема величина уходит за нижний предел на шике результата формируетс сигнал низкого уровн , Таким образом, при подаче на шину управлени 4 импульсного сигнала со скважностью 2 в случае ухода контролируемого параметра за верхний или нижний пределы на шине результата так же формируетс импульсный сигнал, при этом быстродействие устройства ограничиваетс только временем прохождени сигналов через коммутатор 5,. элемент И-НБ 7 элемента Л 8 и элемент НЕ-И 9. Устройство дл сравнени чисел имеет большие функциональные возможности и быстродействие. Формула изобретени Устройство дл сравнени чисел, содержащее п/к к-раэр дных сумматоров (п-разр дность сравниваемых чисел, кразр дность групп, на которые разделены эти числа), выходы сумм разр дов каждого сумматора соединены со входами соответствующего элемента И-НЕ, о тличающе е с тем, что, с целью расширени функциональных возможностей устройства.за счет возможности двухпредельного сравнени чисел и повышени его быстродействи , устройство содержит п/к к-разр дных коммутаторов , п/к элементов И и элемент НЕ-И, причем первые группы входов коммутаторов соединены со входами задани верхнего предела устройства, вторые группы входов коммутаторов соединены со входа ш задани нижнего предела устройства , третьи группы входов коммутаторов соединены со входами разр дов контролируемой величины устройства, управл кщие входы коммутаторов соединены с шиной управлени устройства, выходы первой группы выходов каждого Коммутатора соединены с пр мыми входами соответствующего сумматора, выходы второй группы каждого коммутатора соединены с инверсными входами соответствующего сумматора, выход каждого элемента И-НЕ соединен с первым входом соответствующего элемента И, инверсный выход переноса каждого 1-го сумматора (1 ,... ,п/к) соединен с (} + 1)-й входом (f + j-l)-ro элемента И (j « l...,h|lc-i +1), выходы элементов И подключены ко входам элемента НЕ-И, выход которого вл етс выходом устройства. Ист чники информации, прин тые во внимание при экспертизе 1.Авторское свидетельство СССР 526889, кл. G 06 F 7/04, 1977. At the output of the non-AND 9 element, the signal No. 4 is also formed when the upper limit codes and the monitored value are equal, but at the outputs of the sum of the adder 6, signals 1 are generated (since this is the sum of the forward and reverse codes of the same value) and, consequently, at the output of the NAND 7 element, a signal O is generated, which blocks the element AND 8, 9, and at the transfer output of the adder 6 a signal No. 4 is formed, which is fed to the input of the corresponding element And 8, as well as to the inputs of the remaining elements And 8, thus allowing comparison of lower order groups ov But at the output of the transfer of all adders 6, signals O are also formed that lock the corresponding elements of AND 8. When the codes of the bit groups with the greatest weight are equal, and the code of the monitored value is larger than the upper limit code in the groups of bits with lower weight, then at one or several the outputs of the sums of the adder 6 of the group where the discrepancy occurs, the signal O is generated, which generates the signal 1 at the output of the element AND-NE 7 at the inverse output of the transfer, the signal G is formed and, thus, at the inputs of the corresponding element AND 8 the process the coincidence of signals No. I, i.e., at the output of the element AND 8, also signal 1, which forms at the output of the element NOT-AND 9 a signal O (regardless of the signals arriving at the other inputs of this element), which is fed to the output of result 10, means that the monitored parameter goes beyond the upper limit. When the code of the monitored quantity is greater than the code of the upper limit in the lower groups of bits, the device pg from rm is similar. The number of compared groups of bits is not limited. To compare the monitored quantity with the lower limit, control signal 4 is supplied to the control bus 4, while the direct inputs of the adders with the output of the switches 5 are fed with the code of the monitored quantity, and the inverse inputs - the code of the lower limit. Further, the device operates as described, i.e. when the monitored value goes beyond the lower limit on the result buster, a low level signal is generated. Thus, when a pulse signal with a duty cycle 2 is applied to the control bus 4, the monitored parameter goes beyond the upper or lower limits The result bus also generates a pulse signal, while the device speed is limited only by the time it takes the signals to pass through the switch 5 ,. the I-NB element 7 of the L 8 element and the non-AND 9 element. The device for comparing numbers has great functionality and speed. Apparatus of the Invention A device for comparing numbers containing scrambled-to-half adders (n-bitness of compared numbers, number of groups into which these numbers are divided), outputs of digits of bits of each adder are connected to the inputs of the corresponding AND-NOT element, This is different from the fact that, in order to expand the functional capabilities of the device. Due to the possibility of a two-limit comparison of numbers and increasing its speed, the device contains the s / w to-bit switches, the s / c of the AND elements and the NOT-AND element, groups The inputs of the switches are connected to the device's upper limit input inputs, the second groups of switch inputs are connected to the device's lower limit input input, the third groups of switch inputs are connected to device inputs of the monitored device size, the control inputs of the switches are connected to the device control bus, and the outputs of the first group the outputs of each Switch are connected to the direct inputs of the corresponding adder, the outputs of the second group of each Switch are connected to the inverse inputs of the corresponding connecting adder, the output of each element AND-NOT is connected to the first input of the corresponding element AND, the inverse transfer output of each 1st adder (1, ..., s / c) is connected to (} + 1) -th input (f + jl ) -ro of the AND element (j "l ..., h | lc-i +1), the outputs of the AND elements are connected to the inputs of the NOT-AND element, the output of which is the output of the device. Sources of information taken into account during the examination 1. USSR author's certificate 526889, cl. G 06 F 7/04, 1977.
2.Авторское свидетельство СССР 538358, кл. G 06 F 7/04, 1977. 2. Authors certificate of the USSR 538358, cl. G 06 F 7/04, 1977.
3.Вудйнский Я., Логические цепи в Цифровой технике. М., Св зь, 1977, с. 144 (прототип).3. Vudaynsky I., Logic circuits in digital technology. M., Holy Hour, 1977, p. 144 (prototype).