SU1658391A1 - Serial-to-parallel code converter - Google Patents
Serial-to-parallel code converter Download PDFInfo
- Publication number
- SU1658391A1 SU1658391A1 SU884615951A SU4615951A SU1658391A1 SU 1658391 A1 SU1658391 A1 SU 1658391A1 SU 884615951 A SU884615951 A SU 884615951A SU 4615951 A SU4615951 A SU 4615951A SU 1658391 A1 SU1658391 A1 SU 1658391A1
- Authority
- SU
- USSR - Soviet Union
- Prior art keywords
- output
- input
- converter
- trigger
- shift register
- Prior art date
Links
Landscapes
- Compression, Expansion, Code Conversion, And Decoders (AREA)
Abstract
Изобретение относитс к вычислительной технике и может быть использовано в системах обработки данных Изобретение обеспечивает преобразовани кода КИ (ГОСТ В 24152-83) в параллельный код, чем позвол ет расширить область применени преобразовател Преобразователь содержит элементы И 1 и 2, триггер 3, регистр 4 сдвига, формирователь 5 импульсов, блок 6 поэлементного сравнени , элемент ИСКЛЮЧАЮЩЕЕ ИЛИ 7, элемент ИЛИ 8, элементы 9 и 10 задержки 2 илThe invention relates to computing and can be used in data processing systems. The invention provides for the conversion of a CI code (GOST 24152-83) into a parallel code, which allows to expand the range of application of the converter. The converter contains And 1 and 2 elements, trigger 3, shift register 4 , shaper 5 pulses, unit 6 elementwise comparison, the element EXCLUSIVE OR 7, the element OR 8, the elements 9 and 10 of the delay 2 or
Description
7777
ЁYo
ОABOUT
слcl
00 CJ00 CJ
оabout
Изобретение относитс к вычислительной технике и может быть использовано в системах обработки данных.The invention relates to computing and can be used in data processing systems.
Целью изобретени вл етс расширение области применени преобразовател за счет обеспечени преобразовани кода КИ.The aim of the invention is to expand the field of application of the converter by providing conversion of the KI code.
На фиг. 1 представлена функциональна схема преобразовател ; на фиг. 2 - временные диаграммы, по сн ющие его работу.FIG. 1 shows a functional diagram of the converter; in fig. 2 - time diagrams that show his work.
Преобразователь содержит первый и второй элементы И 1 и 2, триггер 3, регистр 4 сдвига, формирователь 5 импульсов, блок 6 поэлементного сравнени , элемент ИСКЛЮЧАЮЩЕЕ ИЛИ 7, элемент ИЛИ 8, первый и второй элементы 9 и 10 задержки. На фиг. 1 позици ми 11-13 обозначены соответственно вход и первый и второй выходы преобразовател . На фиг. 2 соответствующими индексами обозначены следующие сигналы: а - сигнал на входе 11, б и в - сигналы на первом и втором выходе формировател 5, г и д - сигналы на выходах элементов 9 и 10, е и ж - сигналы на выходах элементов 2 и 1, з - сигналы на выходе элемента 8, и -сигнал на выходе триггера 3, к - сигналы на выходе элемента 7, л - сигналы на выходе 12, м - сигналы на выходе 13.The converter contains the first and second elements AND 1 and 2, the trigger 3, the shift register 4, the pulse shaper 5, the unit 6 element-by-element comparison, the element EXCLUSIVE OR 7, the element OR 8, the first and second elements 9 and 10 of the delay. FIG. 1, reference numerals 11-13 designate the input and the first and second outputs of the converter, respectively. FIG. 2 corresponding indices denote the following signals: a - signal at input 11, b and c - signals at the first and second output of shaper 5, g and d - signals at the outputs of elements 9 and 10, e and f - signals at the outputs of elements 2 and 1 h) signals at the output of element 8, and signal at the output of trigger 3, k signals at the output of element 7, l signals at the output of 12, m signals at the output of 13.
Код КИ представл ет собой последовательность синусоидальных сигналов. В коде КИ логическа единица передаетс изменением фазы синусоидального сигнала на л по отношению к предыдущему синусоидальному сигналу, а логический нуль - повторением фазы предыдущего синусоидального сигнала.The code KI is a sequence of sinusoidal signals. In an KI code, a logical unit is transmitted by changing the phase of a sinusoidal signal per l with respect to the previous sinusoidal signal, and logical zero is repeated by repeating the phase of the previous sinusoidal signal.
Регистр 4 сдвига может быть выполнен на 13-ти интегральных микросхемах 564ПР1. Информационный вход микросхемы вл етс входом регистра 4 сдвига, информационный вход каждой следующей микросхемы соединен с выходом старшего разр да предыдущей микросхемы, тактовые входы всех микросхем объединены и вл ютс входом управлени регистра 4 сдвига. Выходы разр дов 3...10, 28 ...35, 40,..47, 53...60, 65...72, 78...85, 90...97 регистра 4 сдвига (в коде КИ в указанных разр дах передаетс полезна информаци ) вл ютс первым выходом (групповым, состо щим из 56-ти линий) регистра 4 сдвига, а выходы разр дов 1,2,11м...27, 36...39, 48...61...64, 73...77, 86...89, 98...100 регистра 4 сдвига - вторым выходом (групповым, состо щим из 44-х линий) регистра 4 сдвига.Register 4 shift can be performed on 13 integrated circuits 564PR1. The information input of the microcircuit is the input of the 4th shift register, the information input of each next microcircuit is connected to the higher-order output of the previous microcircuit, the clock inputs of all the microcircuits are combined and are the control input of the 4th shift. Outputs of bits 3 ... 10, 28 ... 35, 40, .. 47, 53 ... 60, 65 ... 72, 78 ... 85, 90 ... 97 registers 4 shift (in the code The CI in the specified bits is transmitted useful information) are the first output (group, consisting of 56 lines) of the register 4 shift, and the outputs of bits 1,2,11m ... 27, 36 ... 39, 48. ..61 ... 64, 73 ... 77, 86 ... 89, 98 ... 100 shift register 4 - the second output (group, consisting of 44 lines) of shift register 4.
Блок 6 поэлементного сравнени представл ет собой блок элементов И. пр мые входы которого соединены с выходамиElement-by-element comparison unit 6 is a unit of elements I. Its direct inputs are connected to the outputs.
разр дов 1, 11, 14, 26. 36...39, 49...51., 61, 62, 64, 74, 76, 86, 88, 89, 100 регистра 4 сдвига (в коде КИ в указанных разр дах передаетс логичеека единица соответственно, а инверсные входы - с выходами разр дов 2, 12. 13, 15...25, 27, 48, 52. 73, 75, 77, 87, 98, 99 регистра 4 сдвига (в коде КИ в указанных разр дах передаетс логический нуль) и первым входом блока 6 соответственно . Высокий уровень сигнала на выходе блока 6 соответствует наличию высоких уровней сигналов на всех его пр мых входах и низких уровней сигналов на всехbits 1, 11, 14, 26. 36 ... 39, 49 ... 51., 61, 62, 64, 74, 76, 86, 88, 89, 100 of the shift register 4 (in the code KI in the specified bits dah, the logical unit is transmitted respectively, and the inverse inputs are transmitted with the outputs of bits 2, 12. 13, 15 ... 25, 27, 48, 52. 73, 75, 77, 87, 98, 99 shift registers 4 (in the CI code logical bits are transmitted at the indicated bits and the first input of block 6, respectively. A high signal level at the output of block 6 corresponds to the presence of high levels of signals at all of its direct inputs and low levels of signals at all
его инверсных входах. Высокий уровень сигнала на первом (втором) выходе формировател 5 формируетс при наличии положительной (отрицательной) полуволны синусоидального сигнала на его входе. Импульсный сигнал, сформированный на первом выходе формировател 5, поступает на вход элемента 9 задержки и второй вход элемента И 2. Импульсный сигнал, сформированный на втором выходе формировател its inverse inputs. A high signal level at the first (second) output of the imaging unit 5 is formed in the presence of a positive (negative) half-wave of a sinusoidal signal at its input. The pulse signal generated at the first output of the imaging unit 5, is fed to the input of the delay element 9 and the second input of the element And 2. The pulse signal generated at the second output of the imaging device
5, поступает на вход элемента 10 задержки и второй вход первого элемента И 1.5, is fed to the input element 10 of the delay and the second input of the first element And 1.
Врем задержки сигналов, сформированных на выходах элементов 9 и 10 задержки (z), выбирают из услови The delay time of the signals generated at the outputs of the elements 9 and 10 of the delay (z), is chosen from the condition
Го Т Т -Т1.Go T T -T1.
где Т0 - минимально допустима длительность импульса на втором входе триггера 3; Г1 - минимально допустима длительность интервала между передними фронтами импульсов на втором и первом входе триггера 3;where T0 is the minimum allowable pulse duration at the second input of trigger 3; G1 - the minimum allowed duration of the interval between the leading edges of the pulses on the second and first input of the trigger 3;
Т - длительность полуволны синусоидального сигнала в коде КИ.T - the duration of the half-wave of a sinusoidal signal in the code KI.
Импульсный сигнал, сформированныйPulse signal generated
на выходе первого элемента 9 задержки, поступает на первый вход элемента 2И, первый вход триггера 3 и первый вход элемента 7 ИСКЛЮЧАЮЩЕЕ ИЛИ.at the output of the first delay element 9, enters the first input of the element 2I, the first input of the trigger 3 and the first input of the element 7 EXCLUSIVE OR.
Импульсный сигнал, сформированныйPulse signal generated
на выходе элемента 10 задержки, поступает на первый вход элемента И 1.at the output of the element 10 delay, arrives at the first input of the element And 1.
Высокий уровень сигнала на выходе второго (первого) элемента 2 (1) формируетс при наличии высоких уровней сигналов на его входах. Импульсы, сформированные на выходах элементов И 2 и 1, через элемент ИЛИ 8 поступают на второй вход триггера 3. управл ющий вход регистра 4 сдвига и второй вход блока 6 анализа.A high signal level at the output of the second (first) element 2 (1) is formed when there are high levels of signals at its inputs. The pulses generated at the outputs of the elements AND 2 and 1, through the element OR 8, are fed to the second input of the trigger 3. the control input of the shift register 4 and the second input of the analysis unit 6.
По переднему фронту импульса, сформированного на выходе элемента ИЛИ 8. при наличии на входе триггера 3 высокого уровн сигнала на выходе триггера 3 устанавливаетс высокий (низкий) уровень сигнала . Импульсный сигнал, сформированный на выходе триггера 3, поступает на первый вход элемента ИСКЛЮЧАЮЩЕЕ ИЛИ 7.On the leading edge of the pulse formed at the output of the element OR 8. If a high level of the signal at the output of the trigger 3 is present at the input of the trigger 3, a high (low) signal level is established. The pulse signal generated at the output of the trigger 3, is fed to the first input element EXCLUSIVE OR 7.
Высокий уровень сигнала на выходе элемента ИСКЛЮЧАЮЩЕЕ ИЛИ 7 формируетс при наличии высокого уровн сигнала на одном из его входов. Импульсный сигнал, сформированный на выходе элемента ИСКЛЮЧАЮЩЕЕ ИЛИ 7, поступает на вход регистра 4 сдвига.A high signal level at the output of the EXCLUSIVE OR element 7 is formed when there is a high signal level at one of its inputs. The pulse signal generated at the output of the EXCLUSIVE OR 7 element is fed to the input of the shift register 4.
По переднему фронту импульса, сформированного на выходе элемента ИЛИ 8. при наличии высокого (низкого) уровн сигнала на входе регистра 4 сдвига в младший разр д регистра 4 сдвига записываетс логическа единица (логический нуль), а ранее записанна в регистре 4 сдвига информаци сдвигаетс на.один разр д в сторону старшего разр да.On the leading edge of a pulse formed at the output of the element OR 8. in the presence of a high (low) signal level at the input of the shift register 4, the logical unit (logic zero) is written to the low-order bit of the shift register 4, and the information previously recorded in the shift register 4 is shifted .one bit toward the older bit.
При установлении на втором выходе регистра 4 сдвига заданного кода в интервале между соседними импульсами на выходе элемента ИЛИ 8, на выходе блока 6 формируетс высокий уровень сигнала. Импульс , сформированный на выходе блока 6, поступает на второй выход 13.When a given code is set at the second output of register 4, a predetermined code is in the interval between adjacent pulses at the output of the element OR 8, a high signal level is formed at the output of block 6. The pulse generated at the output of block 6, is fed to the second output 13.
Параллельный цифровой код, сформи- рованный на первом выходе регистра 14 сдвига, поступает на первый выход 12.A parallel digital code formed on the first output of the shift register 14 is fed to the first output 12.
По переднему фронту импульса, сформированного на втором выходе 13, параллельный цифровой код, сформированный на первом выходе 12, и несущий полезную информацию, записываетс в приемный (внешний) регистр системы обработки данных .On the leading edge of a pulse formed at the second output 13, a parallel digital code formed at the first output 12, and carrying useful information, is written into the receiving (external) register of the data processing system.
Claims (1)
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
SU884615951A SU1658391A1 (en) | 1988-11-30 | 1988-11-30 | Serial-to-parallel code converter |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
SU884615951A SU1658391A1 (en) | 1988-11-30 | 1988-11-30 | Serial-to-parallel code converter |
Publications (1)
Publication Number | Publication Date |
---|---|
SU1658391A1 true SU1658391A1 (en) | 1991-06-23 |
Family
ID=21413269
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
SU884615951A SU1658391A1 (en) | 1988-11-30 | 1988-11-30 | Serial-to-parallel code converter |
Country Status (1)
Country | Link |
---|---|
SU (1) | SU1658391A1 (en) |
-
1988
- 1988-11-30 SU SU884615951A patent/SU1658391A1/en active
Non-Patent Citations (1)
Title |
---|
Авторское свидетельство СССР № 1305875, кл Н 03 М 9/00, 1985 Авторское свидетельство СССР № 1283980, кл Н 03 М 9/00, 1985. * |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
KR0151261B1 (en) | Pulse width modulation circuit | |
SU1658391A1 (en) | Serial-to-parallel code converter | |
SU1176360A1 (en) | Device for transmission and reception of information | |
SU1075255A1 (en) | Parallel binary code/unit-counting code translator | |
SU1200426A1 (en) | Bipulse binary signal-to-binary signal converter | |
SU1174919A1 (en) | Device for comparing numbers | |
SU1091164A1 (en) | Device for serial separating of ones from binary code | |
SU1736005A1 (en) | Device for conversion of code | |
SU1543401A1 (en) | Digital function generator | |
SU1030816A1 (en) | Device for geometrical transformations of object images | |
SU657435A1 (en) | K-digit pulse-phase adder | |
SU1644392A1 (en) | Error protection device | |
SU1635256A1 (en) | Pulse repetition rate selector | |
SU1591192A1 (en) | Code checking device | |
RU1827718C (en) | Decoder of pulse-time codes | |
SU1259494A1 (en) | Code converter | |
SU1387004A2 (en) | N-sensors-to-computer interface | |
SU1569822A1 (en) | Device for counting units in binary number | |
SU1117648A1 (en) | Stochastic (1,n)-port | |
SU1741267A1 (en) | Device for driving of double pulse signals | |
SU1234826A1 (en) | Device for tolerance comparing of numbers | |
SU1108427A1 (en) | Information input device | |
SU1043633A1 (en) | Comparison device | |
SU750566A1 (en) | Shift register | |
SU1218470A1 (en) | Device for translating codes |