Изобретение относитс к автомати ке и вычислительной технике и может быть использовано дл контрол цифр вых устройств с трем состо ни ми выходов. Известен сигнатурньй анализатор, содержащий формирователь временных сигнааов, вход которого подключен к управл клцему входу анализатора, выход формировател временных сигна лов подключен к первому управл ющем входу формировател сигнатур, выход которого соединен со входом блока индикации t1J. Недостатком известного анализато вл етс ограниченна область приме нени из-за невозможности контрол цифровых устройств с трем состо ни ми выходов. Наиболее близким по технической сущности к изобретению вл етс сиг натурный анализатор, содержащий формирователь временных сигналов, вход которого подключен к управл ющему входу анализатора, выход - к первому управл ющему входу формиров тел сигнатур, выход которого соеди нен с входом блока индикации, шифра тор, триггер, одновибратор, элемент ИЛИ и коммутатор, первый и вто рой информационные входы которого подключены к соответствующим выхода шифратора, выход - к информационному входу формировател сигнатур, управл ющий вход - к выходу триггера , вход установки в ноль которого соединен с синхровходом анализатора входом одновибратора и первым входо элемента ИЛИ, второй вход которого подключен к единичному входу триггера и выходу одновибратора, а выход - к второму управл кщему входу формировател сигнатур, причем информационный вход анализатора соеди нен с входом шифратора 2, Недостатком известного анализато ра вл етс малое быстродействие из-за необходимости удвоени длины контролируемой последовательное ти. Целью изобретени вл етс повыпение быстродействи . Поставленна цель достигаетс тем, что в сигнатурный анализатор, содержащий формирователь временных сигналов, вход которого вл етс старт-CTonHbw входом сигнатурного анализатора, выход формировател вр менных сигналов соединен со стартстопным входом первого формировател сигнатур, выход которого соединен со входом первого блока индикации, первый шифратор, вход которого вл етс информационным входом сигнатурного анализатора, введены второй и третий шифраторы, второй формирователь сигнатур и второй блок индикации , причем первый выход первого шифратора соединен с, первыми входами второго и третьего шифраторов, второй выход первого шифратора соединен со вторыми входами второго и третьего шифраторов, выходы которых соединены с информационными входами первого и второго формирователей сигнатур соответственно, выход формировател временных сигналов соединен со стартстопным входом второго формировател сигнатур, выход которого соединен с входом второго блока индикации, синхровход сигнатурного анализатора соединен с синхровходами первого и второго формирователей сигнатур. На фиг. 1 представлена блок-схема сигнатурного анализатора; на фиг. 2 пример реализации первого шифратора; на фиг. 3 - пример реализации формировател сигнатур. Сигнатурный анализатор содержит шифраторы 1-3, формирователь 4 временных сигналов, первый формирователь 5 сигнатур, второй формирователь 6 сигнатур , первый блок 7 индикации, второй блок 8 индикации, старт-стопный вход 9, информационный вход 10 и синхровход 11 . На фиг. 2 приведен пример технической реализации шифратора 1, построенного на двух компараторах 12 и 13. На фиг. 3 приведен пример технической реализации формировател 5 (6) сигнатур, построенного на регистре 14 сдвига с обратными св з ми через сумматор 15 по модулю два, сдвиг информации в котором осуществл етс по синхросигналам, поступающим с выхода элемента И 16. Сигнатурный анализатор работает следующим образом. Очередной бит контролируемой входной последовательности с выхода провер емого цифрового устройства подаетс на вход 10 в такт с синхросигналом на входе 11. Этот сигнал синхронизирован с внешними сигналами старт-стоп на входе 9, с помощью которых формирователь 4 стробирует работу формирователей 5, 6 сигнатур. Формирователь 4 временных сигналов может быть реализован на D-триггере , С-вход которого соединен со стар -стопным входом 9 сигнатурного анализатора, D-вход соединен с инверсным выходом триггера, а R-вход подключен к источнику питани через врем задающую цепочку. Шифратор 1 кодирует каждый бит входно последовательности в два бита следующим образом: 1-11, 0-00, Z (третье состо ние) - 01. Шифратор 1 выполнен на компараторах , пример технической реализации которого дл проверки цифровых устройств на микросхемах типа ТТ1 приведен на фиг. 2; компаратор 12 вл етс компаратором 1 и на его вход подаетс опорное напр жение U , равное минимальному значению уровн логической единицы ( ,4В);компаратор 13 вл етс компаратором О и на его вход подаетс опорное напр жение UQ , равное максимальному значе нию уровн логического нул (+0,4В). Если на вход шифратора 1 поступает бит контролируемой последовательност с уровнем единицы (), то на выхо дах шифратора формируетс сигнал 1 Если на вход шифратора 1 поступает бит с уровнем нул (IKUg), на его вы ходах формируетс нулевой сигнал. Пр . поступлении бита последовательности с уровнем, характеризующим третье состо ние (U(), на первом выходе щифратора 1 (выход компаратора 12 по вл етс нулевой сигнал, а на втором выходе (выход компаратора 13) единичный . При поступлении на оба входа шифратора 2 сигнала О он формирует на выходе сигнал О, при поступлении на его входы сигнала 1 - форми рует на выходе сигнал при поступлении на первый его вход сигнала О, а на второй - 1 (что соответствует третьему состо нию выхода провер емого устройства) формирует на своем выходе сигнал О. Информаци с выхода шифратора 2 подаетс на формирователь 5 сигнатур и регистрируетс в нем. При поступлении с выходов шифратора 1 на оба входа шифратора 3 сигнала 1 или О он формирует на выходе сигнал О, а при поступлении на его первый вход сигнала О, а на второй - 1 формирует сигнал 1. В качестве шифраторов 2 и 3 может быть использован элемент И, причем вход шифратора 3, подключаемый к первому выходу шифратора 1, должен быть инверсньй. Информаци с выхода шифратора j3 подаетс на информационный вход второго формировател сигнатур и регистрируетс в нем. При прохождении всей контролируемой последовательности (логических сигналов и информации о третьем состо нии выхода контролируемого устройства) в формирователе 5 формируетс сигнатура, регистрирующа результаты логического контрол на провер емом выходе устройства, а в формирователе 6 формируетс сигнатура , регистрирующа только по вление третьего состо ни на провер еЫом выходе. Значение сигнатуры в формирователе 5 индицируетс блоком 7, а значение сигнатуры в формирователе 6 индицируетс блоком 8. Сравнива значени обеих сигнатур с эталонными, можно установить, совпадают ли они, а по результатам несовпадени можно диагностировать неисправности в провер емом цифровом устройстве, т.е. установить, присутствуют в цифровом устройстве логические неисправности или неисправности, устанавливающие провер емый выход цифрового устройства в третье состо ние . Таким образом, предлагаемый сигнатурный анализатор позвол ет по сравнению с прототипом уменьшить врем формировани сигнатур и расширить диагностические возможности устройства.
cpue.Z