SU1101818A1 - Устройство дл извлечени квадратного корн из суммы квадратов двух чисел - Google Patents

Abstract

УСТРОЙСТВО ДЛЯ ИЗВЛЕЧЕНИЯ КВАДРАТНОГО КОРНЯ ИЗ СУММЫ КВАДРАТОВ ДВУХ ЧИСЕЛ, содержащее компаратор, первый и второй коммутаторы, накапливающий сумматор, блок пам ти, первый и второй умножители, первые входы которых соединены соответственно с выходами первого и второго коммутаторов , управл ющие входы которых соединены соответственно с первым и вторым выходами компаратора, первый вход которого соединен с входом первого числа устройства и первыми информационными входами соответственно перйого и второго коммутаторов, вторые входы которых соединены с вторым входом компаратора и входом второго числа устройства, вторые входы первого и второго умножителей соединены соответственно с первым и вторым входами блока пам ти, отли-чающее с   тем, что, с целью повышени  точности вычислени ,, в него введены делитель, третий и четвертый умножители , группа элементов задержки, группа элементов ИЛИ, регистр, разр дные входы которого соединены соответственно с выходами накапливающего сумматора, входы которого соединены соответственно с выходами элементов ИЛИ группы, первые входы которых соединены соответственно с выходами первого умножител , вторые входы элементов ИЛИ группы соединень соответi ственно с выходами третьего умножител , первые входы которого соединены (Л соответственно с выходами делител , первые входы которого соединены соответственно с выходами первого коммутатора , вторые входы делител  соединены соответственно с выходами второго коммутатора и первыми входами четвертого умножител , вторые вхйды которого соединены соответственно с третьими входами блока пам ти, выходы оо четвертого умножител  через группу элементов задержки соответственно 00 соединены с третьими входами элементов ИЛИ группы.

Description

11 Изобретение относитс  к вычислительной технике и может быть использована в специальных цифровых устройствах . Известно устройство дл  извлечени  корн  из выражений типа V А +В, содержащее регистры первого и второг операнда, сумматор, регистр сдвига, группы элементов И-ИЛИ, распределитель импульсов 1. Это устройство обладает малой точ ностью вычислений. Наиболее близким по технической сущности к изобретению  вл етс  устройство дл  извлечени  корн  из выра жени  VA.+B,. содержащее коммутатор два компаратора, регистр сдвига, умн жители, накапливающий сумматор. Рабо та устройства основана на использова нии алгоритма приближенного вычислени  I и заключаетс  в замене функции I ГЛ I линейной аппроксимир гющей функцией вида (рХ+)/А/Р/|/+/А/с /А/о,-ь/В/р где р и cj, - коэффициенты управлени  аппроксимирующей пр мой. Возможный диапазон представлени  А и SB разбит на 2 поддиапазона: 0,5 и 0,5 , причем в каждом диапазоне используетс  сво  аппроксимир юща  функци . Дл  диапазона 0,5 ,815, с, 0,591. Дл  диапазона 0,5 р 0,986, i 0,236 2J. Известное устройство также имеет недостаточную точность вычислений (максимальна  относительна  погрешность около 1,4%). Цель изобретени  - повышение точ ности вычислени  квадратного корн . Поставленна  цель достигаетс  тем что в устройство дл  извлечени  квад ратного корн  из суммы квадратов дву чисел, содержащее компаратор, первый и второй коммутаторы, накапливающий сумматор, блок пам ти, первый и второй умножители, первые входы которых соединены соответственно с выходами первого и второго коммутаторов, упра л ющие входы которых соединены соответственно с первым и вторым выходами компаратора, первый вход которого соединен с входом первого числа устройства и первыми информационными 182 входамисоответственно первого И второго коммутаторов, вторые входы которых соединены с вторым входом компаратора и входом второго числа устройства, вторые входы первого и второго умножителей соединены соответственно с первым и вторым входами блока пам ти, введены делитель, третий и четвертый ум ножители, группа элементов задержки, группа элементов ИЛИ, регистр, разр дные входы которого соединены соответственно с выходами накапливающего сумматора, входы которого соединены соответственно с выходами элементов ИЛИ группы , первые входы которых соединены соответственно с выходами первого умножител , вторые входы элементов ИЛИ группы соединены соответственно с выходами третьего умножител , первые входы которого соединены соответственно с выходами делител , первые входы которого соединены соответственно с выходами первого коммутатора , вторые входы делител  соединены соответственно с выходами второго коммутатора и первыми входами четвертого умножител , вторые входы которого соединены соответственно с третьими входами блока пам ти, выходы четвертого умножител  через группу элементов задержки соответственно соединены с третьими входами элементов ИЛИ группы. На чертеже представлена блок-схема устройства. Устройство дл  извлечени  корн  из суммы квадратов двух, чисел содержит компаратор 1, коммутаторы 2 и 3, накапливающий сумматор 4, блок.5 пам ти , первый и второй умножители 6 и 7, делитель 8, третий и четвертый умножители 9 и 10, группу элементов ИЛИ 11, группу элементов 12 задержки и регистр 13. Работа устройства основана на использовании алгоритма приближенного вь числени  и заключаетс  в -.амене функции /А/ 1+./f/ А где 1, ап11роксимирующей функцией вида ()/А/-м +ыв+тв2/А, где М 0,99628; N 0,0650505; Т 0,35699. Устройство работает следующим разом.

На входы компаратор/- 1 и коммутаторов 2 и 3 подаютс  коды положительных чисел. При этом выходной сигнал компаратора 1 разрешает прохождение кода большего числа А на выход коммутатора 2 ц меньшего числа В на выход коммутатора 3, Далее производитс параллельное перемножение числа А и. коэффициента р в умножителе 6, числа В и коэффициента О в умножителе 7, числа В и коэффициента Т в умножителе 10 и деление чиселВ на А в делителе 8. В умножителе 9 производитс  перемножение результатов В/А и В . В сумматоре 4 последовательно суммируютс  результаты трех произведений благодар  тому, что произведени  вычисл ютс  последовательно во времени Это достигаетс  введением группы элементов 12 задержки. С выхода суммаТора 4 через регистр 13 считываетс  результат.

Оценим выигрыш по точности вычислний предлагаемого устройства.

Абсолютна  погрешность вычислений квадратного корн  дл  предлагаемого устройства равна

Л А (fl+I -0,35699К2-0,06505К (4)

-0,99628)

Абсолютные погрешности, вычисленные по формулам (.3) и (4), имеют максимальное значение при ,25 и соответственно равны -0,004.

А-0,014, Л

П та%

V max Выигрыш по точности равен

П -f JL«:2I :0 01i - 3 4 (5)

АА Г / - Ч-/

(тс«х А-.0,004

Таким образом, благодар  введению делител , двух умножителей, группы элементов ИЛИ, группы элементов задержки и выходного регистра точность вычислений предлагаемым устройством примерно в 3,4 раза по сравнению с известным. Повьш1ение точности вычислений .квадратного корн  позвол ет -в конечном счете понизить инструментальную погрешность решени  целевых задач 1101818 , 4 Абсолютна  погрешность вычислени  квадратного корн  дл  известного устройства в спучае 0,5 равна (VH -0,986-0,236) (3)

Claims (1)

1. УСТРОЙСТВО ДЛЯ ИЗВЛЕЧЕНИЯ КВАДРАТНОГО КОРНЯ ИЗ СУММЫ КВАДРАТОВ ДВУХ ЧИСЕЛ, содержащее компаратор, первый и второй коммутаторы, накапливающий сумматор, блок памяти, первый и второй умножители, первые входы которых соединены соответственно с выходами первого и второго коммутаторов, управляющие входы которых соединены соответственно с первым и вторым выходами компаратора, первый вход которого соединен с входом первого числа устройства и первыми информационными входами соответственно первого и второго коммутаторов, вторые входы которых соединены с вторым входом компаратора и входом второго числа устройства, вторые входы первого и второго умножителей соединены соответственно с первым и вторым входами блока памяти, отличающееся тем, что, с целью повышения точности вычисления,, в него введены делитель, третий и четвертый умножители, группа элементов задержки, группа элементов ИЛИ, регистр, разрядные входы которого соединены соответственно с выходами накапливающего сумматора, входы которого соединены соответственно с выходами элементов ИЛИ группы, первые входы которых соединены соответственно с выходами первого умножителя, вторые входы элементов ИЛИ группы соединены соответственно с выходами третьего умножителя, первые входы которого соединены соответственно с выходами делителя, первые входы которого соединены соответственно с выходами первого коммутатора, вторые входы делителя соединены соответственно с выходами второго коммутатора и первыми входами четвертого умножителя, вторые вхбды которого соединены соответственно с третьими входами блока памяти, выходы четвертого умножителя через группу элементов задержки соответственно соединены с третьими входами элементов ИЛИ группы.

   SU ,1101818