Изобретение относитс к автомати- ке и вычислительной технике и может быть использовано в системе контрол обеспечива расширение функциональных возможностей аппаратуры контрол Известно устройство тестового контрол цифровых узлов ЭВМ, содержа щее блок пам ти, регистр тестов, формирователи выходных и входных сиг налов, коммутатор, блок сравнени ЦП Недостатком данного устройства вл етс то, что входы и выходы контролируемых цифровых узлов коммутируютс оператором с помощью индивидуальных таблиц, что значитель но снижает быстродействие аппаратуры тестового контрол . Наиболее близким к изобретению вл етс устройство, содержащее блок пам ти, регистр тестов, элементы сра нени , блок управлени и блоки распознавани входов и выходов, состо щие из делител напр жени и последовательно включенных зла дифференцировани , триггера, усилител и реле 123 . Недостатком известного устройства вл етс ограниченна область применени . Различные серии микросхем , отличающиес друг от друга коэффициентами разветвлени , а следовательно и выходными сопротивлени ми, не п ззБОЛ ют провер ть цифровые узлы без перестройки делителей , напр жени , установленных на всех входах к выходах. Перестройка делите лей требует экспериментальной подстройки потенциометра с целью получе ни необходимой амплитуды импульса. Эта операци дл подготовки к контро лю цифрового узла с числом каналов 70-90 занимает примерно 1,5 ч. Это условие значительно снижает эксплуат ционные характеристики устройства, а если не прибегать к перестройке дели телей, то ограничивает класс контролируемых цифровых узлов до использовани в них одной серии элементов. Без перестройки делителей напр жени неизбежно будут возникать ошибки при распознавании входов и выходов. Цель изобретени - расширение обпасти применени устройства. Поставленна цель достигаетс тем, что в-устройство дл тестового контрол цифровых узлов, содержацее блок индикации, блок делителей напр жени , соединенный первым выходом с выходом устройства, вторым выходом с общей шиной устройства, входами непосредственно с соответствующими выводами контролируемого цифрового узла и с соответствующими входами блока равенства, через нормально . разомкнутые контакты реле - с выходами генератора тестов, блок управлени , соединенный первыми выходами с С-входами соответствующих Р-триггеров , 3-входы которых соединены с входом устройства, а выходы через соответствующие усилители - с обмот ками реле, введены генератор тактовых импульсов, RS-триггер, распределитель импульсов, сигнатурный анализатор , индикатор сигнатур и коммутатор , соединенный выходом через пороговый блок с D-входами D-триггеров , с информационным входом си1- натурного анализатора и с первым входом блока индикации, первыми входами - с соответствующими выводами контролируемого цифрового узла, вторыми входами - с соответствующими первыми входами блока управлени и с вторыми входами блока индикации, соединенного третьим входом с Q-выходом RS-триггера, первый вход которого соединен с одним из выходов распределите импульсов, второй вход с входом устройстйа, с установочным входом сигнатурного, анализатора и с . первым входом распределител импульсов , второй вход которого соединен с выходом генератора тактовых импульсов и со вторым входом блока управлени , соединенного третьим входом с Q-выходом Я5-сгриггера, вторым выходом - с синхронизирующим входом сигнатурного анализатора, соединенного выход: ми с входами индикатора сигнатур. На чертеже приведена блок-схема устройства. Устройство дл контрол цифрового узла 1 содержит блок делителей напр жени 2, блок равенства 3, генератор тестов , индикатор сигнатур 5 коммутатор 6, сумматор по мог дулю два 7, регистр сдвига 8, блок индикации 9| блок управлени 10, пороговый.блок 11, D-триггеры 12, усилители 13, обмотки реле 1, контакты реле И , распределитель импульсов 15, генератор тактовых импульсов 16, RS-триггер 17, вход (шину ) 18, выход 19, сигнатурный анализатор 20. Высокоомный делитель напр жени 2 представл ет собой пару резисторов в каждом канале подключенных между плюсом источника питани (Е„) и корпусом Средн точка делител соединена ро входом или выходом коитролируеккэго цифрового узла 1. В том случае , когдд делитель 2 подключен к входу цифрового узла 1, он обеспечивает на нем уровень напр жени , равный 1,5 В, Когда делитель одключей к выходу, то уровень ЕЙЛХОДНОГО сигнала не измен етс и соответствует нормированному значению логической 1 илилогического Oi. Делитель 2 обеспечивает восстановление уровн юткрытого входа до значени 1,5 В в том случае, когда открытому входу нав зан низкий потенциал за счет наличи логического нул на одном из входов многоэмиттерного транзистора , вход щего в состав интегральных микросхем,.Генератор тестов k . представл ет собой программируемое посто нное запоминающее устройство или аппаратурно/реализованный генератор псевдослучайных последовательностей . Коммутатор логических уровней 6 представл ет собой р д электронных ключей, последовательно опрашивающих с помощью распределител импульсов все каналы цифрового узла 1. Q-выход триггера 17 подключен к управл ющему входу блока . индикации 9 а Q-выход того же триггера соединен с блоком управлени 10 Пороговыйблока П состоит, например , из двух дифференциальных усилителей серии TtO УД1, входы которых подключены к источникам опорного напр жени , соответствующим допу стимым уровн м логических сигналов 1 и в. Блок управлени 10 представл ет собой р д вентилей с общим входом дл управлени . Блок индикации 9 состоит.из р да вентилей с двум общими входами управлени , лителей индикации и индикаторов лoVи ческого уровн в каждом канале. Устройство работает следующим Ьбразом . Принцип действи устройства основан на потенциальной различимости входов и выходов интегральных микросхем с транзистор-транзисторной логи кой (ТТЛ). Характерной особенностью таких схем вл етс то, мто выходы схемы всегда имеют потенциал 2, В или SO, независимо от сигналов на входах и потенциал входов без подклю чени к ним входных воэдейст19ий примерно равный 1,5 В. При поступлении команды Установка исходного состо ни по шине Т8 происходит обнуление распределител импульсов 15, триггеров 12 и 17 и регистра сдвига 8, При этом коммутационные реле k наход тс в выключенном состо нии, что соответствует коммутации всех каналов цйфрового узла 1 выходами. Выход триггера 17 0. установлен в единичное состо ние, чем обеспечивает разрешающий потенциал на управл ющем входе блока управлени 10, Импульсы тактового генератора 16 поступают на распределитель 15 и через блок«управлени 10 - на вход Сдвиг регистра 8. На выходах распределител 15 последовательно по вл ютс единичные потенциалы, правл ищие соответствующими ключами ком-мутатора Логических уровней 6, который последовательно транслирует потенциалы, присутствующие на каналах цифрового узла 1, на вход порогового блока 11, На выходе порогового блока по вл етс единичный уровень при наличии на его входе уровн 1,5 В, что соответствует входному каналу цифрового узла 1 В случае когда на входе порогового блока 11 присутствует потенциал ,k В или .Q,k В, на его выходе по вл етс нулевой уровень, что соответствует выходному каналу цифрового узла 1. Указаннме уровни входных и выходных потенциалов присущи следующим сери м микросхем: 10б, 109, 130, 133, 13, 136, 530, 533 и др. Единичные и нулевые сигналы, по вл ющиес на выходе порогового блока , записываютс в D-триггеры 12 и хран тс до сжончани тестировани цифрового узла 1, Запись осуществл етс с помощью импульсов синхронизации , поступающих на входы С триггеров 12, Каждый импульс синхронизации поступает на соответствующий D-триггер с блока 10 управлени в момент опроса соответствующего канала цифрового узла 1, С помощью усилителей 13 включаютс реле 1 в тех каналах, которые вл ютс входами цифрового узла 1, под .ключа тем самым выходы генератора тестов ко входам контролируемого узла 1, Последовательность еди5
ниц и нулей с выхода порогового блока 11 поступает на вход сумматора 7 и, суммиру сь со значени ми сигналов, поступающих с последнего и одного из промежуточных разр дов регистра 8, поступает на его информационный вход. После опроса и коммутации всех каналов цифрового узла 1 в регистре 8 формируетс сигнатура (двоичное число), однозначно отображающа на индикаторе 5 коммутацию входов и выходов данного цифрового узла, что позвол ет проконтролировать правильность установки его входов-выходов. Разр дность регистра 8 может быть значительно меньше числа каналов контролируемого узла 1, однако потери информации в регистре В не происходит так как он охвачен обратной св зью. После опроса всех каналов цифрового узла импульс с последнего разр да распределител 15 устанавлива3 :6
ет 1зыход Q триггера 17 в единичное, а Q - s нулевое состо ние, тем самым прекращаетс поступление импульсов синхронизации на входы D-триггеров 12 и поступает разрешение на блок индикации 9 логических уровней. Таким образом, состо ни 0-триггеров 12 остаютс неизменными в процессе тестировани , а коммутатор логических уровней 6, пороговый блок 11, распредели,тель импульсов 15 и блок индикации 9 выполн ют функцию измерител логических уровней, вырабатываемых контролируемым цифровым узлом 1 и генератором тестов.
Таким образом, введение блоков 6;, 11 и 17 позвол ет осуществл ть оперативную перестройку устройства на контроль новых типов цифровых ysлов , т.е. практически обеспечить расширение их номенклатуры и расширение области применени устройства .