SK103495A3 - Synchronizing method of clock generator output frequencies, devices with external input frequencies - Google Patents
Synchronizing method of clock generator output frequencies, devices with external input frequencies Download PDFInfo
- Publication number
- SK103495A3 SK103495A3 SK1034-95A SK103495A SK103495A3 SK 103495 A3 SK103495 A3 SK 103495A3 SK 103495 A SK103495 A SK 103495A SK 103495 A3 SK103495 A3 SK 103495A3
- Authority
- SK
- Slovakia
- Prior art keywords
- frequency
- fsyn
- circuit
- dpll
- clock generator
- Prior art date
Links
- 238000000034 method Methods 0.000 title claims description 13
- 238000012937 correction Methods 0.000 claims abstract description 5
- 230000001105 regulatory effect Effects 0.000 claims abstract 2
- 238000011156 evaluation Methods 0.000 claims description 8
- 238000011084 recovery Methods 0.000 claims description 4
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 claims description 3
- 229910052710 silicon Inorganic materials 0.000 claims description 3
- 239000010703 silicon Substances 0.000 claims description 3
- 230000010355 oscillation Effects 0.000 description 4
- 230000001360 synchronised effect Effects 0.000 description 4
- 101000879121 Pyrococcus furiosus (strain ATCC 43587 / DSM 3638 / JCM 8422 / Vc1) Sulfide dehydrogenase subunit alpha Proteins 0.000 description 3
- 101000879118 Pyrococcus furiosus (strain ATCC 43587 / DSM 3638 / JCM 8422 / Vc1) Sulfide dehydrogenase subunit beta Proteins 0.000 description 3
- 238000010586 diagram Methods 0.000 description 3
- 238000013461 design Methods 0.000 description 2
- 238000001914 filtration Methods 0.000 description 2
- 230000032683 aging Effects 0.000 description 1
- 238000004891 communication Methods 0.000 description 1
- 230000010354 integration Effects 0.000 description 1
- 230000010363 phase shift Effects 0.000 description 1
- 239000010453 quartz Substances 0.000 description 1
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N silicon dioxide Inorganic materials O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 1
- 238000011144 upstream manufacturing Methods 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
- H03L7/00—Automatic control of frequency or phase; Synchronisation
- H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
- H03L7/07—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop using several loops, e.g. for redundant clock signal generation
Landscapes
- Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
Description
Spôsob synchronizovania výstupných frekvencií taktovacieho generátora zariadenia s exte > nými vstupnými frekvenciami
Oblasť techniky
Vynález sa týka spôsobu synchronizovania výstupných frekvencií taktovacieho generátora zariadenia s ext.4T nými vstupnými frekvenciami vysokej presnosti.
Doterajší stav techniky
V digitálnych oznamovacích sieťach sa synchronizovanie siete vykonáva spôsobom hlavnej a podriadenej siete, (master sláve ). Taktovací generátor riadi pritom priamo alebo prostredníctvom medzi stupňov ako hlavné všetky sprostredkovaci e pracoviská. Tieto sprostredkovaci e pracoviská sú tiež príslušné na synchronizáciu napojených pobočkových sietí a pobočkových ústrední. To znamená, že sieťou, napr. ISDN-sieťou vysielané taktovacíe impulzy sa napojenou telekomunikačnou ústredňou prevedú synchrónne na potrebné taktovacíe impulzy. Pokiaľ sa vyskytnú rýchle kmitania, fázové posuny zariadení pomalé kmitania vstupných signálov, potom sa v zodpovedajúcom rozsahu zmenšujú.
Podstata vynálezu
Úlohou vynálezu je spôsob synchronizovania ·/ vstupnými frekvenciami, fázového posunutia a preklenovani e výpadkov zodpovedajúcom rozsahu navrhnúť výstupných ktorý by pre taktovací generátor frekvencií s extrémnymi zahrňoval rozpoznávania zmenšoval chvenie fáze a zaisťoval vysielaných taktovacích impulzov v Použitie taktovacieho generátora má dovoliť použitie hospodárnych konštrukčných prvkov ako aj rozsiahlu integráciu týchto konštrukčných prvkov.
Táto úloha je riešená kombináciou znakov:
Relatívne nepresná pracovná frekvencia slúži ako základná frekvencia pre taktovací generátor, ktorá sa frekvenčným syntetizátorom premení na presnú frekvenciu.
Externé vstupné frekvencie sa prevedú pomocou nastaviteľného zhodnocovacieho obvodu na normovanú frekvenciu.
Regulačným obvodom fáze vysielaná signálna frekvencia sa reguluje tak, aby bola synchrónna s normovanou frekvenciou a frekvenčný delič vytvára systémové interné výstupné frekvencie, pričom predradený analógový regulačný obvod vykonáva korektúry signálnych frekvencií, ktoré slúžia na zabránenie časových skokov výstupných frekvencií.
Prednosťou takéhoto taktovacieho generátora je použitie nie nákladného kremenného oscilátora s nepatrnými požiadavkami na presnosť, priestorová nenáročnosť daná možnosťou integrácie veľkých častí zapojenia do jedného konštrukčného dielu a využitie doterajšieho mikroprocesoru zariadenia, ktorý je len nepatrne zaťažený. Ďalej sa môže vhodným externým spínacím obvodom umožniť spätné hlásenie pre putovné zhodnotenie vlastnej frekvencie.
Ďalšie výhodné opatrenia sú predmetom podružných nárokov.
Prehľad obrázkov na výkrese ·/
Vynález bude v ďalšom texte bližšie objasnený pomocou troch obrázkov, znázornených na výkresoch.
Obr. 1 ukazuje blokovú schému zapojenia taktovacieho generátora .
Obr. 2 ukazuje príklad integrácie dielov taktovacieho generátora.
Obr. 3 ukazuje diagram priebehu dejov taktovacieho generátora.
Príklady vyhotovenia vynálezu
Taktovací generátor skladajúci sa podľa obr. 1 z frekvenčného generátora FGEN, frekvenčného zhodnocovacieho obvodu FB, digitálneho regulačného obvodu DPLL fáz, analógového regulačného obvodu APLL fáz, frekvenčného deliča FT. Taktovací generátor vytvára viac výstupných frekvencií FA s redukovaným chvením a s vysokou presnosťou synchronizácie so vstupnou frekvenciou FE.
Nastavenie taktovacieho generátora sa riadi prostredníctvom napríklad stávajúceho mikroprocesoru v telekomunikačnej ústredni, z ktorého sú na obr. 1 až 3 naznačené len ohlasovacie vstupy prípadne ohlasovacie výstupy.
Frekvenčný generátor FGEN slúži na frekvencie FWORK s relatívne nepresnú vytváranie pracovnej frekvenciou, napr.
typickou 32 MHz +/- 100 ppm. Táto pracovná frekvencia FWORK je základnou frekvenciou pre celé zapojenie taktovacieho generátora. Privádza sa frekvenčnému zhodnocovaciemu obvodu FB, frekvenčnému syntetizátoru FSYN a digitálnemu regulačnému obvodu DPLL fáz. Na použitie nákladové výhodných kremíkových oscilátorov je potrebné uvážiť iba a teplotné pomery.
ich krátkodobé starnutie
Frekvenčný syntetizátor FSYN je spojený s digitálnym regulačným obvodom DPLL fáz a s riadiacim mikroprocesorom digitálny regulačný
Frekvenčný syntetizátor FSYN pracovnej frekvencie FWORK obvod DPLL f áz.
napr. telekomunikačnej ústredni, zaisťuje z . hľadiska presnosti korekčné hodnoty pre
Informácie o korekčných hodnotách sa napr. mikroprocesorom telekomunikačnej ústredni zapamätá ako iniciačná hodnota pre frekvenčný syntetizátor FSYN.
Ak vypadne vstupná frekvencia FE, alebo ak sa iniciuje napr. telekomunikačná ústredňa, privedú sa prostredníctvom mikroprocesora posledne zapamätaná hodnota frekvenčnému syntetizátoru FSYN. Tento postup zaručuje, že predtým dosiahnutá presnosť výstupnej frekvencie FA sa taktovacím generátorom bez frekvenčných a fázových skokov udrží.
Nastaviteľný frekvenčný FE pri zhodnocovací obvod FB skúma každom novom napojení iných či dodržiava frekvenčné obmedzenie za napr. 2 ms a normuje pre ďAlšie frekvencii FE na normovanú frekvenciu kHz. Zavedením normovanej frekvencie FNOR je nezávislý na privedenej vstupnej
| vstupnú frekvenciu | |
| taktovac í ch | impulzov |
| určitý časový úsek | |
| spracovan i e | vstupnej |
| FNOR, napr | . 8 kHz. |
| taktovací | generátor |
| frekvenc i i | FE, napr. |
| 2,04S MHz. |
Pre taktovací generátor platné pásma vstupných frekvencií FE sú vopred určovaná mikroprocesorom napr. telekomunikačnej ústredni a programovaná frekvenčným zhodnocovací® obvodom FB.
Digitálny regulačný obvod DPLL fáz reguluje svojou tak, že je vždy Tým sa zmenší fázové signálnej frekvencie vysielanou signálnou frekvenciou FNOR ·/ synchrónny s normovanou frekvenciou FNOR. kmitanie vstupnej frekvencie FE. Zmena
SIP digitálneho regulačného obvodu DPLL sa dosiahne zavedením alebo vypustením impulzov výstupného bitového prúdu. Pre ten účel sa informácia frekvenčného syntetizátora FSYN a digitálneho regulačného obvodu DPLL zhromažďujú a použijú sa na riadenie, bitového prúdu. Filtračné vlastnosti a filtračné pásmo digitálneho regulačného obvodu DPLL fáze sú programovatelné mikroprocesorom, napr. telekomunikačnej ústredn i .
Analógový regulačný obvod APLL fáz slúži na zabránenie časových skokov výstupných frekvencií FA pomocou korektúr signálnej frekvencie SIP digitálneho regulačného obvodu DPLL fáz. Zapnutie taktovacieho generátora po jeho spätnom nastavení je úlohou analógového regulačného obvodu APLL fáz pre výstupnú frekvenciu FA, pokiaľ digitálny regulačný obvod DPLL fáz nie je ešte v prevádzkovej pohotovosti.
Frekvenčný delič FT prevádza vysokú frekvenciu VCO analógového regulačného obvodu APLL fáz na požadované vnútorné výstupné frekvencie FA systému, napr. na CLKA1 = 2,048 MHz a CLKA2 = 8,192 MHz.
Ako možno z obr. 2 poznať, dajú sa hospodárnym spôsobom frekvenčný zhodnocovací obvod FB, digitálny regulačný obvod DPLL, frekvenčný syntetizátor FSYN a frekvenčný delič FT integrovať do obvodu taktovacieho generátora TG-ASC.
Ako frekvenčný generátor FGEN slúži, ako bolo už uvedené, kremíkový oscilátor vysokej frekvencie s malou presnosťou.
Ako analógový regulačný obvod fáz APLL sa použije nákladovo výhodný štandardný spínací obvod.
/
Taktovací generátor TG-ASIC, frekvenčný generátor FGEN a analógový regulačný obvod APLL môžu sa tiež integrovať do konštrukčného prvku, špecifikovaného zákazníkom.
Na obr. 3 je znázornený diagram priebehu činnosti taktovac i eho ktorého j,e
Tak isto informácie generátora vo forme vývojového diagramu, 2 zrejmá jeho funkcia. Po jeho vrátení do východiskovej polohy sú regulačnému obvodu DPLL fáz oznamované mikroprocesorom MP filtračné vlastnosti a pásma priepustnosti.
sa oznamujú frekvenčnému syntetizátoru FSYN o posledne dosiahnutej výstupnej frekvencii prípadne iniciačnej hodnoty pri prvom zapojení. Potom sa oznámi mikroprocesorom MP frekvenčnému zhodnocovaciemu obvodu FB platné frekvenčné pásma pre prichádsajúce vstupné frekvencie FE. Po štarte mikroprocesorom MP sa vykonáva regulácia, ako je znázornené na obr. 3. Pritom sa tiež berie do úvahy vyhodnotenie posunovania vstupnej frekvencie FE tak, že sa využije spätné hlásenie externého spínacieho obvodu a znižuje sa kmitanie.
Po dosiahnutí synchronizovaného stavu sa preskúšavajú medze regulačného pásma taktovacím generátorom. Výpad vstupnej frekvencie FE je rozpoznaný taktovacím generátorom. Pokiaľ je taktovací generátor synchrónny, zisťujú sa mikroprocesorom MP aktuálne nastavené hodnoty, novom štarte alebo výpadku vstupnej frekvencie FE použili ako nové iniciačné hodnoty pre frekvenčný syntetizátor FSYN.
pravidelne
Claims (7)
1. Spôsob synchronizovania výstupných taktovacieho generátora zariadenia s externými frekvenciami vysokej presnosti, vyznačujúci sa tým, že relatívne nepresná pracovná frekvencia (FWORK) slúži ako základná frekvencia pre frekvenčným syntetizátorom frekvenciu, externé vstupné taktovací generátor, ktorá sa (FSYN) premení na presnú frekvencie (FE) sa prevedú prostredníctvom nastavovacieho frekvenčného zhodnocovacieho obvodu (FB) na normovanú frekvenciu (NOR) digitálnym regulačným obvodom (DPLL) fáz, vysielaná signálna frekvencia (SIP) sa reguluje synchrónne s normovanou frekvenciou (FNOR) a frekvenčný delič (FT) vytvára interné výstupné frekvencie (FA) systému, pričom predradený analógový regulačný obvod (APLL) fáze vytvára korektúry signálnej frekvencie (SIP), ktoré slúžia na zabránenie časových skokov výstupných frekvenc i í (FA) .
2. Spôsob podľa nároku 1, vyznačujúci sa tým, že na riadenie taktovacieho generátora sa použije ľubovoľný, napr. v telekomunikačnej ústredni stávajúci m i kroprocesor.
3. Spôsob podľa nároku la 2, vyznačujúci sa tým, že pri výpadku vstupnej frekvencie (FE) taktovací generátor zachová prostredníctvom posledne frekvenčným syntetizátorom (FSYN) zistených hodnôt pred tým dosahované presnosti výstupnej frekvencie (FA) bez fázových skokov.
frekvenčných ·/ vyznačuj úc i
4. Spôsob podľa nároku 1 a 2, tým, že pracovná frekvencia (FWORK) sa vytvára kremíkovým oscilátorom nepatrnej presnosti frekvenčného generátora (FGEN).
5. Spôsob podľa nároku la2, vyznačujúci sa tým, že pri prevode pracovnej frekvencie (FWORK) na presnú frekvenciu sa frekvenčným syntetizátorom (FSYN) zistené korekčné hodnoty ukladajú do pamäti v použitom mikroprocesore.
6. Spôsob podľa nároku 1 a 2, vyznačujúci sa tým, že frekvenčný zhodnocovací obvod (FB) pri novom zopnutí taktovacieho generátora skúma vstupnú frekvenciu (FE) počas určitého časového úseku na dodržovanie vopred zadaných frekvenčných medzí.
7. Spôsob podľa nároku 1 a 2, vyznačujúci sa tým, že na synchronizovanie signálnej frekvencie (SIP) s normovanou frekvenciou (FNOR) sa združujú informácie frekvenčného syntetizátoru (FSYN) a digitálneho regulačného
syntetizátor (FSYN), frekvenčný zhodnocovací obvod (FB), digitálny regulačný obvod (DPLL) fáze a frekvenčný delič (FT) sú integrované v obvode taktovacieho generátora (TG-ASIC).
·/
Zoznam použitých vzťahových značiek
FVORK
FSYN
FE
FB
FNOR
DPLL
SIP
FT
FA
APLL
FGEN
TG-ASIC
MP pracovná frekvencia frekvenčný syntetizátor vstupná frekvencia frekvenčný zhodnocovací obvod normovaná frekvencia digitálny regulačný obvod fáze signálna frekvencia frekvenčný delič výstupná frekvencia analógový regulačný obvod frekvenčný generátor obvod taktovacieho generátora n i kroprocesor
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| DE4431415A DE4431415C2 (de) | 1994-08-24 | 1994-08-24 | Verfahren zum Synchronisieren der Ausgangsfrequenzen eines Taktgenerators |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| SK103495A3 true SK103495A3 (en) | 1996-05-08 |
| SK281836B6 SK281836B6 (sk) | 2001-08-06 |
Family
ID=6527342
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| SK1034-95A SK281836B6 (sk) | 1994-08-24 | 1995-08-23 | Spôsob synchronizovania výstupných frekvencií taktovacieho generátora v zariadení na externé vstupné frekvencie vysokej presnosti a zariadenie na vykonávanie tohto spôsobu |
Country Status (7)
| Country | Link |
|---|---|
| EP (1) | EP0698968B1 (sk) |
| AT (1) | ATE192612T1 (sk) |
| CZ (1) | CZ286319B6 (sk) |
| DE (2) | DE4431415C2 (sk) |
| FI (1) | FI953991A (sk) |
| NO (1) | NO953288L (sk) |
| SK (1) | SK281836B6 (sk) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5960331A (en) * | 1996-07-01 | 1999-09-28 | Harris Corporation | Device and method for maintaining synchronization and frequency stability in a wireless telecommunication system |
| DE19722114C2 (de) * | 1997-05-27 | 2003-04-30 | Bosch Gmbh Robert | Taktsignal-Bereitstellungsvorrichtung und -verfahren |
| DE60331698D1 (de) | 2003-04-02 | 2010-04-22 | Christopher Julian Travis | Numerisch gesteuerter Oszillator und Verfahren zum Erzeugen eines Ereignis-Taktes |
Family Cites Families (11)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4131861A (en) * | 1977-12-30 | 1978-12-26 | International Business Machines Corporation | Variable frequency oscillator system including two matched oscillators controlled by a phase locked loop |
| DE2938228C2 (de) * | 1979-09-21 | 1982-02-25 | Licentia Patent-Verwaltungs-Gmbh, 6000 Frankfurt | Verfahren und Schaltung zur Synchronisation |
| US4598257A (en) * | 1983-05-31 | 1986-07-01 | Siemens Corporate Research & Support, Inc. | Clock pulse signal generator system |
| US4672299A (en) * | 1986-05-23 | 1987-06-09 | American Telephone And Telegraph Co. | Clock control circuit for phase control |
| US4953185A (en) * | 1988-10-05 | 1990-08-28 | Motorola Inc. | Clock recovery and hold circuit for digital TDM mobile radio |
| DE4001065A1 (de) * | 1989-01-23 | 1990-08-02 | Siemens Ag | Synchronisiereinrichtung fuer einen redundanten blockcode |
| DE4018911A1 (de) * | 1990-06-13 | 1992-01-02 | Ant Nachrichtentech | Verfahren zur rahmensynchronisation bei zeitvarianter codierter phasenumtastung |
| US5184350A (en) * | 1991-04-17 | 1993-02-02 | Raytheon Company | Telephone communication system having an enhanced timing circuit |
| US5144254A (en) * | 1991-09-30 | 1992-09-01 | Wilke William G | Dual synthesizer including programmable counters which are controlled by means of calculated input controls |
| US5353311A (en) * | 1992-01-09 | 1994-10-04 | Nec Corporation | Radio transmitter |
| DE4218132C2 (de) * | 1992-06-02 | 1994-05-19 | Ant Nachrichtentech | Verfahren zur Taktrückgewinnung und Synchronisation |
-
1994
- 1994-08-24 DE DE4431415A patent/DE4431415C2/de not_active Expired - Fee Related
-
1995
- 1995-06-30 DE DE59508248T patent/DE59508248D1/de not_active Expired - Fee Related
- 1995-06-30 EP EP95110243A patent/EP0698968B1/de not_active Expired - Lifetime
- 1995-06-30 AT AT95110243T patent/ATE192612T1/de not_active IP Right Cessation
- 1995-08-22 NO NO953288A patent/NO953288L/no not_active Application Discontinuation
- 1995-08-23 CZ CZ19952158A patent/CZ286319B6/cs not_active IP Right Cessation
- 1995-08-23 SK SK1034-95A patent/SK281836B6/sk unknown
- 1995-08-24 FI FI953991A patent/FI953991A/fi unknown
Also Published As
| Publication number | Publication date |
|---|---|
| FI953991A0 (fi) | 1995-08-24 |
| EP0698968B1 (de) | 2000-05-03 |
| DE59508248D1 (de) | 2000-06-08 |
| DE4431415A1 (de) | 1996-02-29 |
| ATE192612T1 (de) | 2000-05-15 |
| FI953991A (fi) | 1996-02-25 |
| NO953288D0 (no) | 1995-08-22 |
| NO953288L (no) | 1996-02-26 |
| CZ286319B6 (cs) | 2000-03-15 |
| EP0698968A1 (de) | 1996-02-28 |
| CZ215895A3 (en) | 1996-04-17 |
| SK281836B6 (sk) | 2001-08-06 |
| DE4431415C2 (de) | 1997-01-23 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| KR100233024B1 (ko) | 기준주파수의 위상에 안정된 로컬주파수 발전기로부터의 위상을 정렬하는 방법 및 장치 | |
| US6570454B2 (en) | Multiple input phase lock loop with hitless reference switching | |
| US4980899A (en) | Method and apparatus for synchronization of a clock signal generator particularly useful in a digital telecommunications exchange | |
| US7839222B2 (en) | Systems and methods using programmable fixed frequency digitally controlled oscillators for multirate low jitter frequency synthesis | |
| KR20070009390A (ko) | 타임 스탬프를 이용한 타임 동기 방법 및 장치 | |
| JPS6390217A (ja) | 基準周波数に周波数同期されたクロック信号発生回路装置 | |
| Nguyen et al. | An adaptive fuzzy-PI clock servo based on IEEE 1588 for improving time synchronization over Ethernet networks | |
| SK103495A3 (en) | Synchronizing method of clock generator output frequencies, devices with external input frequencies | |
| US5027375A (en) | Process for the resynchronization of an exchange in a telecommunication network | |
| US7308062B2 (en) | Apparatus for providing system clock synchronized to a network universally | |
| WO1992010879A1 (en) | Parameter tolerant pll synthesizer | |
| DE19932635B4 (de) | Synchronisierverfahren für eine Empfangseinheit und hiermit korrespondierende Empfangseinheit | |
| US6801093B2 (en) | Frequency synchronous apparatus and frequency synchronous control method | |
| JPH02262717A (ja) | 周波数シンセサイザ | |
| KR20090068077A (ko) | 클럭 동기화 장치 및 방법 | |
| JP2003511969A (ja) | Ｐｃｍクロックと擬似ランダム・クロックとの同期 | |
| US20020073350A1 (en) | Method and configuration for generating a clock pulse in a data processing system having a number of data channels | |
| Seong et al. | A new network synchronizer using phase adjustment and feedforward filtering based on low-cost crystal oscillators | |
| JPH02214236A (ja) | 周波数ホッピング装置 | |
| CA3170157A1 (en) | Time synchronization device, time synchronization system, and time synchronization method | |
| JPH0730418A (ja) | 周波数シンセサイザ | |
| KR100422138B1 (ko) | 동기식 전송시스템의 패턴 발생기를 이용한 위상동기화장치 및 그 방법 | |
| KR20050061258A (ko) | 범용 망 동기 시스템 클럭 공급 장치 | |
| JPH04208733A (ja) | 従属同期方式のクロック発生部 | |
| KR200346379Y1 (ko) | 주파수 합성기 |