Вычислительная система на базе матрицы процессорных элементов, содержащая базовый компьютер, блоки памяти, контроллер ввода-вывода, вычислительный блок и коммутатор, первые и вторые группы управляющих выходов которого соединены с первыми группами управляющих входов соответственно первого и второго блоков памяти, а первые и вторые группы информационных входов-выходов коммутатора подключены к группам информационных входов-выходов соответственно первого и второго блоков памяти, отличающаяся тем, что в нее введены блок управления, блок задания и контроля тактовой частоты и буферный блок, причем группа управляющих входов-выходов базового компьютера соединена с первыми группами управляющих входов-выходов соответственно блока управления и третьего блока памяти, группа информационных входов-выходов базового компьютера подключена к группе информационных входов-выходов третьего блока памяти и третьей группе информационных входов-выходов коммутатора, а группа адресных выходов базового компьютера соединена с первыми группами адресных входов соответственно третьего блока памяти и контроллера ввода-вывода, первые, вторые и третьи группы адресных выходов которого подключены к группам адресных входов соответственно буферного блока и первого и второго блоков памяти, первая группа управляющих выходов и группа адресных выходов блока управления подключены ко вторым группам соответственно адресных и управляющих входов третьего блока памяти, группа информационных выходов которого соединена с группами информационных входов блока управления и контроллера ввода-вывода, группа управляющих выходов которого подключена к первой группе управляющих входов коммутатора, вторая группа управляющих входов которого соединена со второй группой управляющих выходов блока управления, причем группа управляющих входов-выходов блока управления подключена к группе управляющих входов-выходов контроллера ввода-вывода, а третья группа управляющих выходов блока управления соединена с группой управляющих входов буферного блока, группа информационных входов-выходов которого соединена с четвертой группой информационных входов-выходов коммутатора, при этом группы информационных, адресных и управляющих выходов буферного блока подключены соответственно к группам информационных, адресных и управляющих входов вычислительного блока, первая группа информационных выходов которого соединена с группой информационных входов буферного блока, первая группа выходов блока задания и контроля тактовой частоты соединена с группами тактовых входов контроллера ввода-вывода, блока управления и вычислительного блока, вторая группа информационных выходов которого подключена к группе входов блока задания и контроля тактовой частоты, второй группой выходов соединенного с группой управляющих входов блока управления, информационным входом подключенного к соответствующему выходу вычислительного блока, причем базовый компьютер выходом соединен с управляющим входом блока задания и контроля тактовой частоты, а вычислительный блок выполнен в виде матрицы процессорных элементов.