RU2626329C1 - Comparator of binary numbers - Google Patents

Comparator of binary numbers Download PDF

Info

Publication number
RU2626329C1
RU2626329C1 RU2016110563A RU2016110563A RU2626329C1 RU 2626329 C1 RU2626329 C1 RU 2626329C1 RU 2016110563 A RU2016110563 A RU 2016110563A RU 2016110563 A RU2016110563 A RU 2016110563A RU 2626329 C1 RU2626329 C1 RU 2626329C1
Authority
RU
Russia
Prior art keywords
input
output
multiplexer
majority
binary
Prior art date
Application number
RU2016110563A
Other languages
Russian (ru)
Inventor
Олег Александрович Козелков
Original Assignee
Олег Александрович Козелков
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Олег Александрович Козелков filed Critical Олег Александрович Козелков
Priority to RU2016110563A priority Critical patent/RU2626329C1/en
Application granted granted Critical
Publication of RU2626329C1 publication Critical patent/RU2626329C1/en

Links

Images

Classifications

    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F7/00—Methods or arrangements for processing data by operating upon the order or content of the data handled
    • G06F7/02—Comparing digital values
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F7/00—Methods or arrangements for processing data by operating upon the order or content of the data handled
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F7/00—Methods or arrangements for processing data by operating upon the order or content of the data handled
    • G06F7/38—Methods or arrangements for performing computations using exclusively denominational number representation, e.g. using binary, ternary, decimal representation

Landscapes

  • Physics & Mathematics (AREA)
  • General Physics & Mathematics (AREA)
  • Engineering & Computer Science (AREA)
  • Theoretical Computer Science (AREA)
  • Computational Mathematics (AREA)
  • Mathematical Analysis (AREA)
  • Mathematical Optimization (AREA)
  • Pure & Applied Mathematics (AREA)
  • General Engineering & Computer Science (AREA)
  • Logic Circuits (AREA)

Abstract

FIELD: physics.
SUBSTANCE: method is implemented by providing the possibility of choosing the average of three binary two-digit numbers, and the minimum or maximum of two binary two-digit numbers. The comparator of binary numbers contains six inputs of the device 1, 2, 3, 4, 5, 6, two outputs of the device 7, 8, two majority elements 9, 10, three multiplexers 11, 12, 13, three NONEQUIVALENCE elements 14, 15, 16, a NO element 17.
EFFECT: extending the functionality of the comparator of binary numbers.
1 dwg, 1 tbl

Description

Изобретение относится к вычислительной технике и может быть использовано для построения средств автоматики, функциональных узлов систем управления.The invention relates to computer technology and can be used to build automation, functional units of control systems.

Известны устройства селекции максимального из двух двоичных чисел (см., например, патент РФ 2298219, МПК G06F 7/02, G06F 7/06, 2007 г.), которое содержит два элемента И, два элемента ИЛИ, два импликатора.Known devices for selecting the maximum of two binary numbers (see, for example, RF patent 2298219, IPC G06F 7/02, G06F 7/06, 2007), which contains two AND elements, two OR elements, two implicators.

К причине, препятствующей достижению указанного ниже технического результата при использовании известного устройства селекции максимального из двух двоичных чисел, относятся ограниченные функциональные возможности, обусловленные тем, что оно позволяет выполнять селекцию только максимального из двух двоичных чисел.The reason that impedes the achievement of the technical result indicated below when using the known device for selecting the maximum of two binary numbers includes limited functionality, due to the fact that it allows you to select only the maximum of two binary numbers.

Наиболее близким устройством того же назначения к заявленному изобретению по совокупности признаков является принятый за прототип компаратор двоичных чисел (патент РФ 2300131, МПК G06F 7/02, 27.05.2007 г., содержащий четыре входа устройства, два выхода устройства, два элемента НЕРАВНОЗНАЧНОСТЬ, причем первый вход устройства соединен с первым входом первого элемента НЕРАВНОЗНАЧНОСТЬ, второй вход устройства соединен с первым входом второго элемента НЕРАВНОЗНАЧНОСТЬ.The closest device of the same purpose to the claimed invention in terms of features is the binary number comparator adopted for the prototype (RF patent 2300131, IPC G06F 7/02, May 27, 2007, containing four inputs of the device, two outputs of the device, two elements of UNEQUALITY, and the first input of the device is connected to the first input of the first element UNIVERSALITY, the second input of the device is connected to the first input of the second element UNIVERSALITY.

К причине, препятствующей достижению указанного ниже технического результата при использовании известного компаратора двоичных чисел, относятся ограниченные функциональные возможности, обусловленные тем, что он позволяет выполнять селекцию только минимального из двух двоичных чисел.The reason that impedes the achievement of the technical result indicated below when using the known binary number comparator includes limited functionality, due to the fact that it allows you to select only the minimum of two binary numbers.

Техническим результатом изобретения является расширение функциональных возможностей компаратора двоичных чисел за счет обеспечения возможности выбора среднего из трех двоичных двухразрядных чисел, а также минимального или максимального из двух двоичных двухразрядных чисел.The technical result of the invention is to expand the functionality of the binary number comparator by providing the ability to select the average of three binary two-digit numbers, as well as the minimum or maximum of two binary two-digit numbers.

Указанный технический результат при осуществлении изобретения достигается тем, что компаратор двоичных чисел, содержащий четыре входа устройства, два выхода устройства, два элемента НЕРАВНОЗНАЧНОСТЬ, причем первый вход устройства соединен с первым входом первого элемента НЕРАВНОЗНАЧНОСТЬ, второй вход устройства соединен с первым входом второго элемента НЕРАВНОЗНАЧНОСТЬ, дополнительно содержит пятый и шестой входы устройства, третий элемент НЕРАВНОЗНАЧНОСТЬ, два мажоритарных элемента, элемент НЕ, три мультиплексора, причем первый вход устройства соединен с первым входом первого мажоритарного элемента, второй вход устройства соединен со вторым входом первого мажоритарного элемента, третий вход устройства соединен с третьим входом первого мажоритарного элемента и первым входом третьего элемента НЕРАВНОЗНАЧНОСТЬ, четвертый вход устройства соединен с первым информационным входом первого мультиплексора, пятый вход устройства соединен с первым информационным входом второго мультиплексора, шестой вход устройства соединен с первым информационным входом третьего мультиплексора, выход первого мажоритарного элемента соединен с первым выходом устройства, вторыми входами первого, второго и третьего элементов НЕРАВНОЗНАЧНОСТЬ и через элемент НЕ - со вторыми информационными входами первого, второго и третьего мультиплексоров, выход первого элемента НЕРАВНОЗНАЧНОСТЬ соединен с управляющим входом первого мультиплексора, выход второго элемента НЕРАВНОЗНАЧНОСТЬ соединен с управляющим входом второго мультиплексора, выход третьего элемента НЕРАВНОЗНАЧНОСТЬ соединен с управляющим входом третьего мультиплексора, выход первого мультиплексора соединен с первым входом второго мажоритарного элемента, выход второго мультиплексора соединен со вторым входом второго мажоритарного элемента, выход третьего мультиплексора соединен с третьим входом второго мажоритарного элемента, выход которого соединен со вторым выходом устройства.The specified technical result during the implementation of the invention is achieved by the fact that the binary number comparator containing four device inputs, two device outputs, two elements of DISPARABILITY, the first input of the device being connected to the first input of the first element of the DISPOSABILITY, the second input of the device is connected to the first input of the second input of the DISPERSIBILITY, additionally contains the fifth and sixth inputs of the device, the third element DISEQUALITY, two majority elements, the element NOT, three multiplexers, the first input One device is connected to the first input of the first majority element, the second input of the device is connected to the second input of the first majority element, the third input of the device is connected to the third input of the first majority element and the first input of the third element DISEQUALITY, the fourth input of the device is connected to the first information input of the first multiplexer, fifth the input of the device is connected to the first information input of the second multiplexer, the sixth input of the device is connected to the first information input of the third mu multiplexer, the output of the first majority element is connected to the first output of the device, the second inputs of the first, second, and third elements are DISPARABILITY and through the element NOT to the second information inputs of the first, second, and third multiplexers, the output of the first pixel discontinuity is connected to the control input of the first multiplexer, the output of the second the DISEQUALITY element is connected to the control input of the second multiplexer, the output of the third DISAQUALITY element is connected to the control input of the third multi plexor, the output of the first multiplexer is connected to the first input of the second majority element, the output of the second multiplexer is connected to the second input of the second majority element, the output of the third multiplexer is connected to the third input of the second majority element, the output of which is connected to the second output of the device.

На чертеже представлена схема компаратора двоичных чисел, который содержит шесть входов устройства 1, 2, 3, 4, 5, 6, два выхода устройства 7, 8, два мажоритарных элемента 9, 10, три мультиплексора 11, 12, 13, три элемента НЕРАВНОЗНАЧНОСТЬ 14, 15, 16, элемент НЕ 17. Элементы схемы соединены следующим образом: первый вход устройства 1 соединен с первым входом первого элемента НЕРАВНОЗНАЧНОСТЬ 14 и с первым входом первого мажоритарного элемента 9, второй вход устройства 2 соединен с первым входом второго элемента НЕРАВНОЗНАЧНОСТЬ 15 и со вторым входом первого мажоритарного элемента 9, третий вход устройства 3 соединен с третьим входом первого мажоритарного элемента 9 и первым входом третьего элемента НЕРАВНОЗНАЧНОСТЬ 16, четвертый вход устройства 4 соединен с первым информационным входом первого мультиплексора 11, пятый вход устройства 5 соединен с первым информационным входом второго мультиплексора 12, шестой вход устройства 6 соединен с первым информационным входом третьего мультиплексора 13, выход первого мажоритарного элемента 9 соединен с первым выходом устройства 7, вторыми входами первого, второго и третьего элементов НЕРАВНОЗНАЧНОСТЬ 14, 15, 16 и через элемент НЕ 17 - со вторыми информационными входами первого, второго и третьего мультиплексоров 11, 12, 13, выход первого элемента НЕРАВНОЗНАЧНОСТЬ 14 соединен с управляющим входом первого мультиплексора 11, выход второго элемента НЕРАВНОЗНАЧНОСТЬ 15 соединен с управляющим входом второго мультиплексора 12, выход третьего элемента НЕРАВНОЗНАЧНОСТЬ 16 соединен с управляющим входом третьего мультиплексора 13, выход первого мультиплексора 11 соединен с первым входом второго мажоритарного элемента 10, выход второго мультиплексора 12 соединен со вторым входом второго мажоритарного элемента 10, выход третьего мультиплексора 13 соединен с третьим входом второго мажоритарного элемента 10, выход которого соединен со вторым выходом устройства 8.The drawing shows a binary comparator circuit, which contains six inputs of the device 1, 2, 3, 4, 5, 6, two outputs of the device 7, 8, two majority elements 9, 10, three multiplexers 11, 12, 13, three elements 14, 15, 16, element NOT 17. Elements of the circuit are connected as follows: the first input of device 1 is connected to the first input of the first element of DISPOSAL 14 and to the first input of the first majority element 9, the second input of device 2 is connected to the first input of the second item DISPARABILITY 15 and with the second entrance of the first major of elementary element 9, the third input of device 3 is connected to the third input of the first majority element 9 and the first input of the third element DISEQUALITY 16, the fourth input of device 4 is connected to the first information input of the first multiplexer 11, the fifth input of device 5 is connected to the first information input of the second multiplexer 12, the sixth input of device 6 is connected to the first information input of the third multiplexer 13, the output of the first majority element 9 is connected to the first output of device 7, the second inputs of the first, second of the first and third elements DISPOSABILITY 14, 15, 16 and through the element NOT 17 - with the second information inputs of the first, second and third multiplexers 11, 12, 13, the output of the first element DISPOSABILITY 14 is connected to the control input of the first multiplexer 11, the output of the second element DISPERSION 15 connected to the control input of the second multiplexer 12, the output of the third element VARIABILITY 16 is connected to the control input of the third multiplexer 13, the output of the first multiplexer 11 is connected to the first input of the second majority element and 10, a second output of the multiplexer 12 is connected to a second input of the second majority element 10, the third output multiplexer 13 is connected to a third input of the second majority element 10, whose output is connected to the second output device 8.

Работа предлагаемого компаратора двоичных чисел осуществляется следующим образом.The work of the proposed comparator of binary numbers is as follows.

Устройство сравнивает три двоичных двухразрядных числа А, В и С, двоичные двухразрядные коды которых соответственно (a1a0), (b1b0), (c1c0), где a1, b1, c1 - старшие разряды. На входы устройства эти сигналы подаются следующим образом: на вход 1 - сигнал a1, на вход 2 - сигнал b1, на вход 3 - сигнал c1, на вход 4 - сигнал а0, на вход 5 - сигнал b0, на вход 6 - сигнал с0.The device compares three binary two-digit numbers A, B and C, the binary two-digit codes of which, respectively (a 1 a 0 ), (b 1 b 0 ), (c 1 c 0 ), where a 1 , b 1 , c 1 are the most significant bits . These signals are fed to the device inputs as follows: input 1 - signal a 1 , input 2 - signal b 1 , input 3 - signal c 1 , input 4 - signal a 0 , input 5 - signal b 0 , input 6 - signal from 0 .

Мажоритарные элементы формируют на своих выходах сигнал, которого больше на входах. Элементы НЕРАВНОЗНАЧНОСТЬ 14, 15, 16 сравнивают значение сигнала на выходе первого мажоритарного элемента 9 со значением сигнала, поступающего на его второй вход, и формируют на своем выходе сигнал «0», если сигналы, поступающие на его входы, равны, и сигнал «1», если они не равны.Majority elements form a signal at their outputs, which is greater at the inputs. The DISAPPEARANCE elements 14, 15, 16 compare the value of the signal at the output of the first majority element 9 with the value of the signal supplied to its second input, and generate a signal “0” at its output if the signals arriving at its inputs are equal and the signal “1 "If they are not equal.

Мультиплексоры 11, 12, 13 имеют два информационных входа (1 и 2) и управляющий вход (y). При y=0 на выход мультиплексора передается значение сигнала с первого информационного входа, а при y=1 - со второго информационного входа.Multiplexers 11, 12, 13 have two information inputs (1 and 2) and a control input (y). At y = 0, the signal value from the first information input is transmitted to the multiplexer output, and at y = 1 - from the second information input.

На выходах 7 и 8 формируется двоичный код среднего по положению среди упорядоченных значений сравниваемых чисел двоичного двухразрядного числа. Например, для значений А=1, В=2, С=0 упорядоченные значения в порядке возрастания Упор=(0,1,2), среднее значение будет 1. Для значений А=0, В=1, С=0 упорядоченные значения в порядке возрастания Упор=(0,0,1), среднее значение будет 0, и т.д.At the outputs 7 and 8, a binary code of the position average is generated among the ordered values of the compared numbers of the binary two-digit number. For example, for the values A = 1, B = 2, C = 0, the ordered values are in ascending order U then = (0,1,2), the average value will be 1. For the values A = 0, B = 1, C = 0 ordered values in ascending order At then = (0,0,1), the average value will be 0, etc.

Для выбора наименьшего из двух двоичных двухразрядных чисел А и В на входы 3 и 6 подается сигнал «0», а для выбора наибольшего из двух двоичных двухразрядных чисел А и В на входы 3 и 6 подается сигнал «1». На выходах 7 и 8 устройства формируются коды выбранного двоичного числа.To select the smallest of the two binary two-bit numbers A and B, the signal “0” is applied to the inputs 3 and 6, and to select the largest of the two binary two-bit numbers A and B, the signal “1” is sent to the inputs 3 and 6. At the outputs 7 and 8 of the device, the codes of the selected binary number are generated.

В таблице приведены значения сигналов на выходах устройства и на выходах всех элементов схемы для всех возможных значений входных сигналов.The table shows the values of the signals at the outputs of the device and at the outputs of all elements of the circuit for all possible values of the input signals.

Figure 00000001
Figure 00000001

Figure 00000002
Figure 00000003
Figure 00000002
Figure 00000003

Сравнение характеристик прототипа и заявляемого устройства показывает, что заявленное устройство имеет более широкие функциональные возможности, т.к. позволяет производить выбор среднего из трех двоичных двухразрядных чисел, а также минимального или максимального из двух двоичных двухразрядных чисел.Comparison of the characteristics of the prototype and the claimed device shows that the claimed device has wider functionality, because allows you to select the average of three binary two-digit numbers, as well as the minimum or maximum of two binary two-digit numbers.

Использованные источникиUsed sources

1. Устройство селекции максимального из двух двоичных чисел. RU №2298219 С1, МПК G06F 7/02, G06F 7/06, заявлено 02.12.2005, опубликовано 27.04.2007.1. The selection device of the maximum of two binary numbers. RU No. 2298219 C1, IPC G06F 7/02, G06F 7/06, claimed 02.12.2005, published 04.27.2007.

2. Компаратор двоичных чисел. RU №2300131, МПК G06F 7/02, заявлено 10.01.2006, опубликовано 27.05.2007.2. Comparator of binary numbers. RU No. 2300131, IPC G06F 7/02, declared January 10, 2006, published May 27, 2007.

Claims (1)

Компаратор двоичных чисел, содержащий четыре входа устройства, два выхода устройства, два элемента НЕРАВНОЗНАЧНОСТЬ, причем первый вход устройства соединен с первым входом первого элемента НЕРАВНОЗНАЧНОСТЬ, второй вход устройства соединен с первым входом второго элемента НЕРАВНОЗНАЧНОСТЬ, отличающийся тем, что дополнительно содержит пятый и шестой входы устройства, третий элемент НЕРАВНОЗНАЧНОСТЬ, два мажоритарных элемента, элемент НЕ, три мультиплексора, причем первый вход устройства соединен с первым входом первого мажоритарного элемента, второй вход устройства соединен со вторым входом первого мажоритарного элемента, третий вход устройства соединен с третьим входом первого мажоритарного элемента и первым входом третьего элемента НЕРАВНОЗНАЧНОСТЬ, четвертый вход устройства соединен с первым информационным входом первого мультиплексора, пятый вход устройства соединен с первым информационным входом второго мультиплексора, шестой вход устройства соединен с первым информационным входом третьего мультиплексора, выход первого мажоритарного элемента соединен с первым выходом устройства, вторыми входами первого, второго и третьего элементов НЕРАВНОЗНАЧНОСТЬ и через элемент НЕ - со вторыми информационными входами первого, второго и третьего мультиплексоров, выход первого элемента НЕРАВНОЗНАЧНОСТЬ соединен с управляющим входом первого мультиплексора, выход второго элемента НЕРАВНОЗНАЧНОСТЬ соединен с управляющим входом второго мультиплексора, выход третьего элемента НЕРАВНОЗНАЧНОСТЬ соединен с управляющим входом третьего мультиплексора, выход первого мультиплексора соединен с первым входом второго мажоритарного элемента, выход второго мультиплексора соединен со вторым входом второго мажоритарного элемента, выход третьего мультиплексора соединен с третьим входом второго мажоритарного элемента, выход которого соединен со вторым выходом устройства.A binary number comparator containing four inputs of the device, two outputs of the device, two disambiguation elements, the first input of the device being connected to the first input of the first element of the UNAQUALITY, the second input of the device connected to the first input of the second element of the UNAQUALITY, characterized in that it additionally contains the fifth and sixth inputs devices, the third element DISAPPEARANCE, two majority elements, the element NOT, three multiplexers, the first input of the device being connected to the first input of the first majority e element, the second input of the device is connected to the second input of the first majority element, the third input of the device is connected to the third input of the first majority element and the first input of the third element DISEQUALITY, the fourth input of the device is connected to the first information input of the first multiplexer, the fifth input of the device is connected to the first information input of the second multiplexer, the sixth input of the device is connected to the first information input of the third multiplexer, the output of the first majority element is connected to the first output of the device, the second inputs of the first, second, and third elements of the MISQUILITY and through the element NOT to the second information inputs of the first, second, and third multiplexers, the output of the first element of the MISQUISITY is connected to the control input of the first multiplexer, the output of the second element of MISQUISITY , the output of the third element DISABILITY is connected to the control input of the third multiplexer, the output of the first multiplexer is connected to the first input m of the second majority element, the output of the second multiplexer is connected to the second input of the second majority element, the output of the third multiplexer is connected to the third input of the second majority element, the output of which is connected to the second output of the device.
RU2016110563A 2016-03-23 2016-03-23 Comparator of binary numbers RU2626329C1 (en)

Priority Applications (1)

Application Number Priority Date Filing Date Title
RU2016110563A RU2626329C1 (en) 2016-03-23 2016-03-23 Comparator of binary numbers

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
RU2016110563A RU2626329C1 (en) 2016-03-23 2016-03-23 Comparator of binary numbers

Publications (1)

Publication Number Publication Date
RU2626329C1 true RU2626329C1 (en) 2017-07-26

Family

ID=59495770

Family Applications (1)

Application Number Title Priority Date Filing Date
RU2016110563A RU2626329C1 (en) 2016-03-23 2016-03-23 Comparator of binary numbers

Country Status (1)

Country Link
RU (1) RU2626329C1 (en)

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
RU2678165C1 (en) * 2018-03-29 2019-01-23 Дмитрий Васильевич Андреев Binary numbers selection device
RU2757832C1 (en) * 2020-10-28 2021-10-21 федеральное государственное бюджетное образовательное учреждение высшего образования "Ульяновский государственный технический университет" Binary number comparator
RU213104U1 (en) * 2022-03-30 2022-08-25 Акционерное общество "Микрон" (АО "Микрон") COMPARATOR OF BINARY NUMBERS IN SERIAL CODE

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
RU2250489C1 (en) * 2003-07-01 2005-04-20 Военный университет связи Random series generator
RU2300131C1 (en) * 2006-01-10 2007-05-27 Государственное образовательное учреждение высшего профессионального образования "Ульяновский государственный технический университет" Binary number comparator
US20070185949A1 (en) * 2003-12-17 2007-08-09 Nec Corporation Demodulation of a multi-level quadrature amplitude modulation signal
RU2313125C1 (en) * 2006-06-05 2007-12-20 ВОЕННАЯ АКАДЕМИЯ СВЯЗИ имени С.М. Буденного Generator of pseudo-random series
US20110040817A1 (en) * 2008-01-11 2011-02-17 Dejan Lazich Circuit and method for generating a true, circuit-specific and time-invariant random number

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
RU2250489C1 (en) * 2003-07-01 2005-04-20 Военный университет связи Random series generator
US20070185949A1 (en) * 2003-12-17 2007-08-09 Nec Corporation Demodulation of a multi-level quadrature amplitude modulation signal
RU2300131C1 (en) * 2006-01-10 2007-05-27 Государственное образовательное учреждение высшего профессионального образования "Ульяновский государственный технический университет" Binary number comparator
RU2313125C1 (en) * 2006-06-05 2007-12-20 ВОЕННАЯ АКАДЕМИЯ СВЯЗИ имени С.М. Буденного Generator of pseudo-random series
US20110040817A1 (en) * 2008-01-11 2011-02-17 Dejan Lazich Circuit and method for generating a true, circuit-specific and time-invariant random number

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
RU2678165C1 (en) * 2018-03-29 2019-01-23 Дмитрий Васильевич Андреев Binary numbers selection device
RU2757832C1 (en) * 2020-10-28 2021-10-21 федеральное государственное бюджетное образовательное учреждение высшего образования "Ульяновский государственный технический университет" Binary number comparator
RU213104U1 (en) * 2022-03-30 2022-08-25 Акционерное общество "Микрон" (АО "Микрон") COMPARATOR OF BINARY NUMBERS IN SERIAL CODE

Similar Documents

Publication Publication Date Title
RU2619197C1 (en) Majority element "4 and more of 7"
EP3154000A3 (en) Neural network unit with plurality of selectable output functions
RU2618899C1 (en) Majoritary module
RU2626329C1 (en) Comparator of binary numbers
RU2647639C1 (en) Logic converter
EP3007060A3 (en) Arithmetic circuit and control method for arithmetic circuit
RU2622841C1 (en) Device for selecting extreme number of two binary numbers
RU2621281C1 (en) Logic converter
RU2620991C1 (en) Device for selection of binary numbers
RU2641454C2 (en) Logic converter
RU2634229C1 (en) Logical converter
RU2617329C1 (en) Group structure counter with variable module
RU2629452C1 (en) Logic converter
RU2702968C1 (en) Rank filter
RU2610246C1 (en) Universal majority module
RU2710866C1 (en) Rank filter
RU2361266C1 (en) Binary number comparator
JP6602392B2 (en) Majority circuit
RU2549158C1 (en) Logic converter
RU2629453C1 (en) Binary subtractor
RU2665255C1 (en) Binary code comparator device
CN111949241B (en) Sequencing device
RU2610676C1 (en) Majoritarian module for systems with reconfiguration
RU2704737C1 (en) Logic module
RU2700558C2 (en) Logic converter

Legal Events

Date Code Title Description
MM4A The patent is invalid due to non-payment of fees

Effective date: 20180324