RU2617329C1 - Group structure counter with variable module - Google Patents

Group structure counter with variable module Download PDF

Info

Publication number
RU2617329C1
RU2617329C1 RU2016110272A RU2016110272A RU2617329C1 RU 2617329 C1 RU2617329 C1 RU 2617329C1 RU 2016110272 A RU2016110272 A RU 2016110272A RU 2016110272 A RU2016110272 A RU 2016110272A RU 2617329 C1 RU2617329 C1 RU 2617329C1
Authority
RU
Russia
Prior art keywords
group
inputs
external
outputs
counter
Prior art date
Application number
RU2016110272A
Other languages
Russian (ru)
Inventor
Игорь Михайлович Ядыкин
Original Assignee
федеральное государственное автономное образовательное учреждение высшего профессионального образования "Национальный исследовательский ядерный университет МИФИ" (НИЯУ МИФИ)
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by федеральное государственное автономное образовательное учреждение высшего профессионального образования "Национальный исследовательский ядерный университет МИФИ" (НИЯУ МИФИ) filed Critical федеральное государственное автономное образовательное учреждение высшего профессионального образования "Национальный исследовательский ядерный университет МИФИ" (НИЯУ МИФИ)
Priority to RU2016110272A priority Critical patent/RU2617329C1/en
Application granted granted Critical
Publication of RU2617329C1 publication Critical patent/RU2617329C1/en

Links

Images

Classifications

    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K23/00—Pulse counters comprising counting chains; Frequency dividers comprising counting chains
    • H03K23/40—Gating or clocking signals applied to all stages, i.e. synchronous counters

Abstract

FIELD: physics.
SUBSTANCE: group structure counter with a variable module contains a group of N counters 11 12, … 1N, the first group of N comparison circuits 21, 22, … 2N, agroup of N-1 adders 31 32, …, 3N-1 the second group of N comparison circuits 41, 42, … 4N the first group of N elements OR 51,52, …, 5N, the second group of Nelements OR 61, 62, …, 6N, a decoder 7, a multiplexer 8, a group of N external inputs of the counting module assignment 91, 92, …, 9N, external inputs of the total counting module assignment 10, external inputs of the counter number assignment 11, an external synchronization input 12, an external reset input 13, an external enable input 14, a group of N external outputs 151, 152, …, 15N, an external counter transferring output16.
EFFECT: increasing the speed of the claimed device.
1 dwg, 4 tbl

Description

Изобретение относится к области вычислительной техники и автоматики, предназначено для генерации многовыходных кодовых комбинаций и может быть использовано в задачах минимизации с помощью аппарата линейного программирования и контрольной аппаратуре.The invention relates to the field of computer engineering and automation, is intended to generate multi-output code combinations and can be used in minimization problems using the linear programming apparatus and control equipment.

Известен счетчик с произвольным коэффициентом счета (SU №1750055 А1, МПК Н03K 23/40, заявлен 02.09.1989, опубликован 23.07.1992), содержащий элемент ИЛИ-НЕ, первую, вторую и третью группы элементов ИЛИ-НЕ, группу элементов И-ИЛИ-НЕ, тактовый вход, группы прямых и инверсных выходов счетчика и выход сигнала переноса счетчика.A counter is known with an arbitrary counting coefficient (SU No. 1750055 A1, IPC Н03K 23/40, declared 02.09.1989, published 07.23.1992) containing an OR-NOT element, a first, second and third group of elements OR-NOT, a group of elements AND- OR NOT, clock input, groups of direct and inverse outputs of the counter and the output of the counter transfer signal.

Недостатком данного устройства является то, что настройка коэффициента счета задается за счет изменения связей между элементами.The disadvantage of this device is that the setting of the account ratio is set by changing the relationships between the elements.

К причинам, препятствующим достижению указанного ниже технического результата, относится отсутствие средств, учитывающих кодовые комбинации в соседних группах счетчиков.The reasons that impede the achievement of the technical result indicated below include the lack of funds that take into account code combinations in neighboring groups of meters.

Известны функциональные счетчики, например, в управлении технологическими процессами, в которых возникает проблема определения некоторых математических функций в зависимости от числа полученных счетных импульсов. Известен генератор последовательности чисел Фибоначчи (Оберман Р.М.М. Счет и счетчики. Пер. с англ. – М.: Радио и Связь, 1984. - 176 с, рис. 8.12, с. 163-165), содержащий сумматор и два регистра, выходы которых соединены с соответствующими входами сумматора, выход которого соединен с входами второго регистра, выходы которого соединены с входами первого регистра, выходы которого являются выходами генератора. Работа генератора основана на суммировании текущего и предпоследнего состояний счетчика.Functional counters are known, for example, in process control, in which the problem arises of determining certain mathematical functions depending on the number of received counting pulses. A known generator of a sequence of Fibonacci numbers (Oberman R.M.M. Counters and counters. Transl. From English. - M .: Radio and Communication, 1984. - 176 s, Fig. 8.12, p. 163-165), containing the adder and two registers, the outputs of which are connected to the corresponding inputs of the adder, the output of which is connected to the inputs of the second register, the outputs of which are connected to the inputs of the first register, the outputs of which are the outputs of the generator. The operation of the generator is based on the summation of the current and penultimate states of the counter.

Недостатком данного устройства является отсутствие средств для достижения указанного ниже технического результата, обеспечивающих сравнение суммы разрядов кодовых комбинаций с заданным модулем счета.The disadvantage of this device is the lack of funds to achieve the following technical result, providing a comparison of the sum of bits of code combinations with a given account module.

Известен счетчик с переменным модулем счета (Схемотехника ЭВМ. Сборник задач: учебное пособие. - М.: НИЯУ МИФИ, 2012. - 240 с., рис. 72, с. 79-81), содержащий счетчик, схему сравнения и элемент ИЛИ, причем выходы счетчика соединены с первой группой входов схемы сравнения, вторая группа входов которой соединена с внешними входами задания модуля счета, а выход схемы сравнения соединен с первым входом элемента ИЛИ, второй вход которого подключен к внешнему входу начальной установки, а выход элемента ИЛИ соединен с входом синхронной установки счетчика в нулевое состояние. Данный счетчик позволяет оперативно изменять (программировать) модуль пересчета.A well-known counter with a variable module of the account (Computer Circuitry. Collection of tasks: a training manual. - M .: NIIU MEPhI, 2012. - 240 p., Fig. 72, p. 79-81), containing a counter, a comparison scheme and an OR element, moreover, the outputs of the counter are connected to the first group of inputs of the comparison circuit, the second group of inputs of which is connected to the external inputs of the job of the counting module, and the output of the comparison circuit is connected to the first input of the OR element, the second input of which is connected to the external input of the initial setting, and the output of the OR element is connected to synchronous counter zero input howling state. This counter allows you to quickly change (program) the conversion module.

Недостатком данного устройства является отсутствие средств, учитывающих кодовые комбинации в соседних группах счетчиков.The disadvantage of this device is the lack of tools that take into account code combinations in adjacent groups of counters.

Наиболее близким устройством, того же назначения к заявленному изобретению по совокупности признаков, является принятый за прототип счетчик с переменным модулем (описан в Устройстве для решения задач целочисленного линейного программирования RU №2518998 С1, МПК G06F 17/00, заявлено 06.05.2013, опубликовано 10.06.2014, Бюл. №16), содержащий группу из N счетчиков, первую группу из N схем сравнения, сумматор, регистр задания модуля счета и вторую схему сравнения, причем внешний вход сброса устройства соединен с входами синхронной установки в нулевое состояние N счетчиков, внешний вход синхронизации устройства соединен с входами синхронизации N счетчиков, выходы регистра задания модуля счета соединены с первыми группами входов второй схемы сравнения и первой группы из N схем сравнения, вторые группы входов схем сравнения первой группы из N схем сравнения соединены с выходами соответствующих N счетчиков, выходы которых также соединены с соответствующими группами входов сумматора, выходы которого подсоединены ко второй группе входов второй схемы сравнения, выходы первой группы из N схем сравнения соединены с входами синхронной установки в нулевое состояние соответствующих счетчиков, входами разрешения работы следующего счетчика и следующей схемы сравнения первой группы из N схем сравнения, а выход последней N-й схемы сравнения из первой группы схем сравнения является выходом переноса счетчика, выходы группы из N счетчиков являются группой из N внешних выходов.The closest device of the same purpose to the claimed invention by the totality of features is a counter with a variable module (described in the Device for solving integer linear programming tasks RU No. 2518998 C1, IPC G06F 17/00, claimed 06.05.2013, published 06.06.2013 .2014, Bull. No. 16), containing a group of N counters, a first group of N comparison circuits, an adder, a register register unit and a second comparison circuit, and the external reset input of the device is connected to the inputs of the synchronous installation to the zero state N meters, the external synchronization input of the device is connected to the synchronization inputs of N counters, the outputs of the register register of the counting module are connected to the first groups of inputs of the second comparison circuit and the first group of N comparison circuits, the second groups of inputs of comparison circuits of the first group of N comparison circuits are connected to the outputs of the corresponding N counters, the outputs of which are also connected to the corresponding groups of inputs of the adder, the outputs of which are connected to the second group of inputs of the second comparison circuit, the outputs of the first group of N comparison circuits connected to the inputs of the synchronous installation in the zero state of the respective counters, the inputs of the next counter and the next comparison circuit of the first group of N comparison circuits, and the output of the last N-th comparison circuit from the first group of comparison circuits is the counter transfer output, the outputs of the group of N counters are a group of N external outputs.

Техническим результатом изобретения является увеличение быстродействия устройства за счет сокращения перебора выходных комбинаций, путем исключения запрещенных комбинаций, и расширение функциональных возможностей в части возможности задания модуля счета для каждой группы счетчика.The technical result of the invention is to increase the speed of the device by reducing the enumeration of output combinations by eliminating prohibited combinations, and expanding the functionality in terms of the possibility of setting the counting module for each group of the counter.

Указанный технический результат при осуществлении изобретения достигается тем, что в счетчик групповой структуры с переменным модулем содержащийThe specified technical result in the implementation of the invention is achieved by the fact that in the counter of the group structure with a variable module containing

группу из N счетчиков 11, 12, …, 1N, первую группу из N схем сравнения 21, 22, …, 2N, внешние входы задания суммарного модуля счета 10, внешний вход синхронизации 12, внешний вход сброса 13, группу из N внешних выходов 151, 152, …, 15N,a group of N counters 1 1 , 1 2 , ..., 1 N , the first group of N comparison circuits 2 1 , 2 2 , ..., 2 N , external inputs of the job of the total module of the count 10, external synchronization input 12, external reset input 13, a group of N external outputs 15 1 , 15 2 , ..., 15 N ,

причем внешний вход синхронизации 12 соединен с входами синхронизации N счетчиков 11, 12, …, 1N, вторые группы входов схем сравнения первой группы из N схем сравнения 21, 22, …, 2N соединены с выходами соответствующих одноименных N счетчиков 11, 12, …, 1N, выходы которых являются группой из N внешних выходов 151, 152, …, 15N,moreover, the external synchronization input 12 is connected to the synchronization inputs of N counters 1 1 , 1 2 , ..., 1 N , the second groups of inputs of the comparison circuits of the first group of N comparison circuits 2 1 , 2 2 , ..., 2 N are connected to the outputs of the corresponding N meters of the same name 1 1 , 1 2 , ..., 1 N , the outputs of which are a group of N external outputs 15 1 , 15 2 , ..., 15 N ,

дополнительно введеныadditionally introduced

группа из N-1 сумматоров 31, 32, …, 3N-1, вторая группа из N схем сравнения 41, 42, …, 4N, первая группа из N элементов ИЛИ 51, 52, …, 5N, вторая группа из N элементов ИЛИ 61, 62, …, 6N, дешифратор 7, мультиплексор 8, группа из N внешних входов задания модулей счета 91, 92, …, 9N, внешние входы задания количества счетчиков 11, внешний вход разрешения работы 14, внешний выход переноса счетчика 16,a group of N-1 adders 3 1 , 3 2 , ..., 3 N-1 , a second group of N comparison circuits 4 1 , 4 2 , ..., 4 N , a first group of N elements OR 5 1 , 5 2 , ..., 5 N , second group of N elements OR 6 1 , 6 2 , ..., 6 N , decoder 7, multiplexer 8, group of N external inputs for specifying counting modules 9 1 , 9 2 , ..., 9 N , external inputs for specifying the number of counters 11, the external input of the work permit 14, the external transfer output of the counter 16,

причемmoreover

N внешних входов задания модулей счета 91, 92, …, 9N соединены с группами первых входов соответствующих схем сравнения 21, 22, …, 2N первой группы,N external inputs of the job modules of the account 9 1 , 9 2 , ..., 9 N are connected to the groups of the first inputs of the respective comparison circuits 2 1 , 2 2 , ..., 2 N of the first group,

выходы счетчиков, начиная с первого 11 до предпоследнего 1(N-1), соединены с группами вторых входов соответствующих сумматоров 31, 32, …, 3(N-1), выходы которых соединены с группами вторых входов соответствующих схем сравнения второй группы, начиная с первой 41 до предпоследней 4(N-1), а вторая группа входов последней схемы сравнения 4N из второй группы соединена с выходами последнего счетчика 1N, первые группы всех схем сравнения второй группы 41, 42, …, 4N соединены между собой и подключены к внешним входам задания суммарного модуля счета 10,the outputs of the counters, starting from the first 1 1 to the penultimate 1 (N-1) , are connected to the groups of second inputs of the corresponding adders 3 1 , 3 2 , ..., 3 ( N-1) , the outputs of which are connected to the groups of second inputs of the corresponding comparison circuits of the second groups, starting from the first 4 1 to the penultimate 4 (N-1) , and the second group of inputs of the last comparison circuit 4 N from the second group is connected to the outputs of the last counter 1 N , the first groups of all comparison circuits of the second group 4 1 , 4 2 , ... , 4 N are interconnected and connected to external inputs of the task of the total module of account 10,

кроме того, первые группы входов группы сумматоров, начиная с первого 31 до предпоследнего 3N-2, соединены с выходами соответствующих последующих сумматоров, начиная со второго 32 до последнего 3N-1, а первая группа входов последнего сумматора 3N-1 соединена с выходами последнего счетчика 1N,in addition, the first groups of inputs of the adder group, starting from the first 3 1 to the penultimate 3 N-2 , are connected to the outputs of the corresponding subsequent adders, starting from the second 3 2 to the last 3 N-1 , and the first group of inputs of the last adder 3 N-1 connected to the outputs of the last counter 1 N ,

причем выходы схем сравнения первой 21, 22, …, 2N и второй 41, 42, …, 4N групп соединены соответственно с первыми и вторыми входами соответствующих элементов первой группы элементов ИЛИ 51, 52, …, 5N и второй группы элементов ИЛИ 61, 62, …, 6N, третьи входы элементов первой группы ИЛИ 51, 52, …, 5N соединены между собой и подключены к внешнему входу сброса 13, а четвертые входы элементов первой группы ИЛИ 51, 52, …, 5N, соединены с соответствующими выходами дешифратора 7, выходы элементов первой группы ИЛИ 51, 52, …, 5N, соединены с входами R синхронной установки в нулевое состояние соответствующих счетчиков 11, 12, …, 1N, выходы элементов второй группы ИЛИ, начиная с первого 61 до предпоследнего 6N-1, соединены с входом разрешения работы СЕ последующего счетчика, начиная со второго 12 до последнего 1N счетчика, а у первого счетчика 11 вход разрешения СЕ соединен с внешним входом разрешения работы 14, который также соединен с входами разрешения работы Е первых схем сравнения первой 11 и второй 41 групп,and the outputs of the comparison circuits of the first 2 1 , 2 2 , ..., 2 N and the second 4 1 , 4 2 , ..., 4 N groups are connected respectively to the first and second inputs of the corresponding elements of the first group of elements OR 5 1 , 5 2 , ..., 5 N and the second group of elements OR 6 1 , 6 2 , ..., 6 N , the third inputs of the elements of the first group OR 5 1 , 5 2 , ..., 5 N are interconnected and connected to the external reset input 13, and the fourth inputs of the elements of the first group OR 5 1 , 5 2 , ..., 5 N , connected to the corresponding outputs of the decoder 7, the outputs of the elements of the first group OR 5 1 , 5 2 , ..., 5 N , connected to the inputs of R synchronous zeroing the corresponding counters 1 1 , 1 2 , ..., 1 N , the outputs of the elements of the second group OR, starting from the first 6 1 to the penultimate 6 N-1 , are connected to the CE enable input of the subsequent counter, starting from the second 1 2 to the last 1 N counter, and at the first counter 1 1 the CE enable input is connected to an external work enable input 14, which is also connected to the work enable inputs E of the first comparison circuits of the first 1 1 and second 4 1 groups,

входы разрешения работы Е схем сравнения, начиная со второй до последней схемы первой 22, …, 2N и второй 42, …, 4N групп, соединены между собой и подключены к выходам соответствующих элементов ИЛИ второй группы, начиная с первого 61 до предпоследнего 6N-1 элемента, кроме того выходы второй группы элементов ИЛИ 61, 62, …, 6N соединены с соответствующими информационными входами мультиплексора 8, а адресные входы мультиплексора 8 и дешифратора 7 соединены с внешними входами задания количества счетчиков 11, выход мультиплексора 8 является внешним выходом переноса устройства счетчика 16.the inputs of the operation permission E of the comparison circuits, starting from the second to the last circuit of the first 2 2 , ..., 2 N and second 4 2 , ..., 4 N groups, are interconnected and connected to the outputs of the corresponding elements of the second group, starting from the first 6 1 to the penultimate 6 N-1 element, in addition, the outputs of the second group of elements OR 6 1 , 6 2 , ..., 6 N are connected to the corresponding information inputs of the multiplexer 8, and the address inputs of the multiplexer 8 and the decoder 7 are connected to external inputs of the number of counters 11, multiplexer 8 output is external output Counter transfer device 16.

На фиг. 1 приведена схема предлагаемого счетчика групповой структуры с переменным модулем.In FIG. 1 shows a diagram of the proposed group structure counter with a variable module.

На фиг. 1 приняты следующие обозначения:In FIG. 1 adopted the following notation:

N - количество счетчиков,N is the number of counters,

M1, М2, …, MN - модули счета счетчиков,M1, M2, ..., MN - modules for counting meters,

m=]log2M[ (большее целое) - разрядность счетчиков, модулей счета и выходов,m =] log 2 M [(larger integer) - bit depth of counters, counting modules and outputs,

МА - суммарный модуль счета,MA - total account module,

ma=]log2MA[ (большее целое) - разрядность модуля счета МА,ma =] log 2 MA [(larger integer) - bit depth of the account module MA,

К - входы задания количества счетчиков,K - inputs to set the number of counters,

k=]log2(N+1)[ (большее целое) - разрядность К,k =] log 2 (N + 1) [(larger integer) - bit depth K,

СО - выход переноса счетчика,СО - counter transfer output,

Е, СЕ - входы разрешения работы,E, CE - work permit inputs,

А - адресные входы,A - address inputs,

С - синхровходы счетчиков,C - clock inputs of the counters,

R - входы синхронной установки в нулевое состояние,R - inputs of the synchronous installation in the zero state,

11, 12, …, 1N - группа из N счетчиков,1 1 , 1 2 , ..., 1 N - a group of N counters,

21, 22, …, 2N - первая группа из N схем сравнения,2 1 , 2 2 , ..., 2 N - the first group of N comparison schemes,

31, 32, …, 3N-1 - группа из N-1 сумматоров,3 1 , 3 2 , ..., 3 N-1 - a group of N-1 adders,

41, 42, …, 4N - вторая группа из N схем сравнения,4 1 , 4 2 , ..., 4 N - the second group of N comparison schemes,

51, 52, …, 5N - первая группа из N элементов ИЛИ,5 1 , 5 2 , ..., 5 N - the first group of N elements OR,

61, 62, …, 6N - вторая группа из N элементов ИЛИ,6 1 , 6 2 , ..., 6 N - the second group of N elements OR,

7 - дешифратор,7 - decoder,

8 - мультиплексор,8 - multiplexer,

91, 92, …, 9N - группа из N внешних входов задания модулей счета,9 1 , 9 2 , ..., 9 N - a group of N external inputs of the job modules of the account,

10 - внешние входы задания суммарного модуля счета,10 - external inputs of the task of the total module account,

11 - внешние входы задания количества счетчиков,11 - external inputs to set the number of counters,

12 - внешний вход синхронизации.12 - external synchronization input.

13 - внешний вход сброса,13 - external reset input,

14 - внешний вход разрешения работы,14 - external input of permission to work,

151, 152, …, 15N - группа из N внешних выходов,15 1 , 15 2 , ..., 15 N - a group of N external outputs,

16 - внешний выход переноса счетчика.16 - external counter transfer output.

Счетчик групповой структуры с переменным модулем содержит группу из N счетчиков 11, 12, …, 1N, первую группу из N схем сравнения 21, 22, …, 2N, группу из N-1 сумматоров 31, 32, …, 3N-1, вторую группу из N схем сравнения 41, 42, …, 4N, первую группу из N элементов ИЛИ 51, 52, …, 5N, вторую группу из N элементов ИЛИ 61, 62, …, 6N, дешифратор 7, мультиплексор 8, группу из N внешних входов задания модулей счета 91, 92, …, 9N, внешние входы задания суммарного модуля счета 10, внешние входы задания количества счетчиков 11, внешний вход синхронизации 12, внешний вход сброса 13, внешний вход разрешения работы 14, группу из N внешних выходов 151, 152, …, 15N, внешний выход переноса счетчика 16.A group structure counter with a variable module contains a group of N counters 1 1 , 1 2 , ..., 1 N , a first group of N comparison schemes 2 1 , 2 2 , ..., 2 N , a group of N-1 adders 3 1 , 3 2 , ..., 3 N-1 , the second group of N comparison schemes 4 1 , 4 2 , ..., 4 N , the first group of N elements OR 5 1 , 5 2 , ..., 5 N , the second group of N elements OR 6 1 , 6 2 , ..., 6 N , decoder 7, multiplexer 8, a group of N external inputs for specifying counting modules 9 1 , 9 2 , ..., 9 N , external inputs for specifying a total counting module 10, external inputs for specifying the number of counters 11, external sync input 12, external reset input and 13, an external enable input 14, a group of N external output 15 1, 15 2, ..., 15 N, outdoor carry output of the counter 16.

Внешний вход синхронизации 12 соединен с входами синхронизации N счетчиков 11, 12, …, 1N. Вторые группы входов схем сравнения первой группы из N схем сравнения 21, 22, …, 2N соединены с выходами соответствующих одноименных N счетчиков 11, 12, …, 1N, выходы которых являются группой из N внешних выходов 151, 152, …, 15N. N внешних входов задания модулей счета 91, 92, …, 9N соединены с группами первых входов соответствующих схем сравнения 21, 22, …, 2N первой группы.The external synchronization input 12 is connected to the synchronization inputs of N counters 1 1 , 1 2 , ..., 1 N. The second groups of inputs of the comparison circuits of the first group of N comparison circuits 2 1 , 2 2 , ..., 2 N are connected to the outputs of the corresponding N meters of the same name 1 , 1 2 , ..., 1 N , the outputs of which are a group of N external outputs 15 1 , 15 2 , ..., 15 N. N external inputs of the job modules of the account 9 1 , 9 2 , ..., 9 N are connected to the groups of the first inputs of the respective comparison circuits 2 1 , 2 2 , ..., 2 N of the first group.

Выходы счетчиков, начиная с первого 11 до предпоследнего 1(N-1), соединены с группами вторых входов соответствующих сумматоров 31, 32, …, 3(N-1), выходы которых соединены с группами вторых входов соответствующих схем сравнения второй труппы, начиная с первой 41 до предпоследней 4(N-1). Вторая группа входов последней схемы сравнения 4N из второй группы соединена с выходами последнего счетчика 1N. Первые группы всех схем сравнения второй группы 41, 42, …, 4N соединены между собой и подключены к внешним входам задания суммарного модуля счета 10.The outputs of the counters, starting from the first 1 1 to the penultimate 1 (N-1) , are connected to the groups of second inputs of the corresponding adders 3 1 , 3 2 , ..., 3 (N-1) , the outputs of which are connected to the groups of second inputs of the corresponding comparison circuits of the second troupes, starting from the first 4 1 to the penultimate 4 (N-1) . The second group of inputs of the last 4 N comparison circuit from the second group is connected to the outputs of the last 1 N counter. The first groups of all comparison schemes of the second group 4 1 , 4 2 , ..., 4 N are interconnected and connected to external inputs of the task of the total module count 10.

Первые группы входов группы сумматоров, начиная с первого 31 до предпоследнего 3N-2, соединены с выходами соответствующих последующих сумматоров, начиная со второго 32 до последнего 3N-1. Первая группа входов последнего сумматора 3N-1 соединена с выходами последнего счетчика 1N.The first groups of inputs of the adder group, starting from the first 3 1 to the penultimate 3 N-2 , are connected to the outputs of the corresponding subsequent adders, starting from the second 3 2 to the last 3 N-1 . The first group of inputs of the last adder 3 N-1 is connected to the outputs of the last counter 1 N.

Выходы схем сравнения первой 21, 22, …, 2N и второй 41, 42, …, 4N групп соединены соответственно с первыми и вторыми входами соответствующих элементов первой группы элементов ИЛИ 51, 52, …, 5N и второй группы элементов ИЛИ 61, 62, …, 6N. Третьи входы элементов первой группы элементов ИЛИ 51, 52, …, 5N соединены между собой и подключены к внешнему входу сброса 13. Четвертые входы элементов первой группы ИЛИ 51, 52, …, 5N соединены с соответствующими выходами дешифратора 7. Выходы элементов первой группы ИЛИ 51, 52, …, 5N соединены с входами R синхронной установки в нулевое состояние соответствующих счетчиков 11, 12, …, 1N. Выходы элементов второй группы ИЛИ, начиная с первого 61 до предпоследнего 6N-1, соединены с входом разрешения работы СЕ последующего счетчика, начиная со второго 12 до последнего 1N счетчика, а у первого счетчика 11 вход разрешения СЕ соединен с внешним входом разрешения работы 14, который также соединен с входами разрешения работы Е первых схем сравнения первой 11 и второй 41 групп.The outputs of the comparison circuits of the first 2 1 , 2 2 , ..., 2 N and second 4 1 , 4 2 , ..., 4 N groups are connected respectively to the first and second inputs of the corresponding elements of the first group of elements OR 5 1 , 5 2 , ..., 5 N and the second group of elements OR 6 1 , 6 2 , ..., 6 N. The third inputs of the elements of the first group of elements OR 5 1 , 5 2 , ..., 5 N are interconnected and connected to the external reset input 13. The fourth inputs of the elements of the first group OR 5 1 , 5 2 , ..., 5 N are connected to the corresponding outputs of the decoder 7 The outputs of the elements of the first group OR 5 1 , 5 2 , ..., 5 N are connected to the inputs R of the synchronous installation in the zero state of the corresponding counters 1 1 , 1 2 , ..., 1 N. The outputs of the elements of the second group OR, starting from the first 6 1 to the penultimate 6 N-1 , are connected to the CE enable input of the subsequent counter, starting from the second 1 2 to the last 1 N counter, and at the first counter 1 1 the CE enable input is connected to an external the work enable input 14, which is also connected to the work enable inputs E of the first comparison schemes of the first 1 1 and second 4 1 groups.

Входы разрешения работы Е схем сравнения, начиная со второй до последней схемы первой 22, …, 2N и второй 42, …, 4N групп, соединены между собой и подключены к выходам соответствующих элементов ИЛИ второй группы, начиная с первого 61 до предпоследнего 6N-1 элемента. Выходы второй группы элементов ИЛИ 61, 62, …, 6N соединены с соответствующими информационными входами мультиплексора 8, а адресные входы мультиплексора 8 и дешифратора 7 соединены с внешними входами задания количества счетчиков 11. Выход мультиплексора 8 является внешним выходом переноса счетчика 16.The inputs of the operation permit E of the comparison circuits, starting from the second to the last circuit of the first 2 2 , ..., 2 N and second 4 2 , ..., 4 N groups, are interconnected and connected to the outputs of the corresponding elements of the second group, starting from the first 6 1 to the penultimate 6 N-1 element. The outputs of the second group of OR elements 6 1 , 6 2 , ..., 6 N are connected to the corresponding information inputs of the multiplexer 8, and the address inputs of the multiplexer 8 and the decoder 7 are connected to the external inputs of the number of counters 11. The output of the multiplexer 8 is an external transfer transfer output of the counter 16.

Принцип работы устройства состоит в следующем.The principle of operation of the device is as follows.

Предлагаемый счетчик групповой структуры с переменным модулем позволяет генерировать на внешних выходах счетчика многовыходные кодовые комбинации, состоящие из N групп. Количество групп К счетчика задается на группе входов 11. При этом в устройстве можно задавать (программировать) модуль каждого счетчика 11, 12, …, 1N группы из N счетчиков, задавая соответствующие модули M1, М2, …, MN счетчиков на входах 91, 92, …, 9N. При задании значения модуля М счетчик будет иметь М+1 состояние, и счетчик проходит повторяющуюся последовательность состояний 0, 1, 2, …, М. Состояние М является последним состоянием счетчика. Сравнение значений счетчиков с его заданным модулем М проводится в первой группе схем сравнения 21, 22, …, 2N. При достижении каждым счетчиком значения его модуля М формируется единичный сигнал на выходе соответствующей схемы сравнения 2 первой группы, по которому счетчик на следующем такте синхроимпульса устанавливается в нулевое состояние.The proposed group structure counter with a variable module allows generating multi-output code combinations consisting of N groups at the external outputs of the counter. The number of groups K of the counter is set on the group of inputs 11. In this case, the device can set (program) the module of each counter 1 1 , 1 2 , ..., 1 N groups of N counters, setting the corresponding modules M1, M2, ..., MN counters at the inputs 9 1 , 9 2 , ..., 9 N. When setting the value of the module M, the counter will have an M + 1 state, and the counter goes through a repeating sequence of states 0, 1, 2, ..., M. State M is the last state of the counter. Comparison of the values of the counters with its given module M is carried out in the first group of comparison schemes 2 1 , 2 2 , ..., 2 N. When each counter reaches the value of its module M, a single signal is generated at the output of the corresponding comparison circuit 2 of the first group, according to which the counter is set to zero at the next clock cycle.

Кроме того, в устройстве проводится суммирование текущих значений счетчиков в группе из (N-1) сумматоров 31, 32, …, 3N-1 и сравнение во второй группе схем сравнения 41, 42, …, 4N полученных сумм с суммарным модулем счета МА, который задается на входе 10. При этом значения счетчиков от последнего (старшего) счетчика 1N передается последовательно в сторону первого счетчика 11 в группе сумматоров 31, 32, …, 3N-1. При этом значения счетчиков последовательно суммируются, накапливаются и передаются в сторону младшего сумматора 31. Таким образом, значение суммы на первом сумматоре 31 будет равно сумме значений всех счетчиков, на втором сумматоре 32 - сумме значений счетчиков, начиная со второго 12 до последнего 1К счетчика, на третьем сумматоре 33 - сумме значений счетчиков, начиная с третьего 13 до последнего 1К, и т.д.In addition, the device summarizes the current values of the counters in the group of (N-1) adders 3 1 , 3 2 , ..., 3 N-1 and compares the received sums in the second group of comparison schemes 4 1 , 4 2 , ..., 4 N with the total module of the account MA, which is set at input 10. In this case, the values of the counters from the last (senior) counter 1 N are transmitted sequentially towards the first counter 1 1 in the group of adders 3 1 , 3 2 , ..., 3 N-1 . In this case, the counter values are sequentially summed, accumulated and transmitted to the side of the lower adder 3 1 . Thus, the value of the sum on the first adder 3 1 will be equal to the sum of the values of all counters, on the second adder 3 2 - the sum of the values of the counters, starting from the second 1 2 to the last 1 K of the counter, on the third adder 3 3 - the sum of the values of the counters, starting with third 1 3 to last 1 K , etc.

Сумма значений всех счетчиков всегда не превышает значение суммарного модуля МА. При достижении на одном из сумматоров 3 значения суммы, равного суммарному модулю МА, также будут установлены значения равные МА на счетчиках 3 с меньшими номерами, так как суммы передаются последовательно по сумматорам в сторону младшего сумматора 31. При этом формируются единичные сигналы на выходах соответствующих схем сравнения 4 второй группы, по которым на следующем такте синхроимпульса устанавливаются в нулевое состояние соответствующие счетчики 3, на одноименных сумматорах которых установлены значения МА, начиная с первого счетчика 11.The sum of the values of all counters always does not exceed the value of the total MA module. When one of the adders 3 reaches the value of the sum equal to the total MA module, the values equal to MA on the counters 3 with lower numbers will also be set, since the sums are transmitted sequentially through the adders towards the lower adder 3 1 . In this case, single signals are generated at the outputs of the corresponding comparison circuits 4 of the second group, according to which, at the next clock cycle, the corresponding counters 3 are set to zero, on the same adders of which the MA values are set, starting from the first counter 1 1 .

Предлагаемый счетчик групповой структуры с переменным модулем работает следующим образом.The proposed group structure counter with a variable module operates as follows.

Алгоритм работы счетчика заключается в следующем. Перед началом работы устанавливается сигнал сброса R=1 и по синхросигналу С проводится синхронная установка всех счетчиков 11, 12, …, 1N в нулевое состояние.The algorithm of the counter is as follows. Before starting work, a reset signal R = 1 is set and synchronization signal C is used to synchronously set all the counters 1 1 , 1 2 , ..., 1 N to the zero state.

Далее при разрешении работы счетчика, когда установлен сигнал СЕ=1, первым начинает счет импульсов С, поступающих на синхровход 12, первый счетчик 11. При достижении счетчиком 11 значения модуля счета M1 на выходе первой схемы сравнения 21 формируется единичный сигнал, который поступает на входы первых элементов ИЛИ 51 и 61. Одновременно значение первого счетчика 11 поступает на вторую группу входов первого сумматора 31 и далее с выходов сумматора 31 на вторую группу входов первой схемы сравнения 41. Если значение модуля счета M1 первого счетчика 11 больше суммарного модуля счета МА (М1≥МА), то при достижении первым счетчиком значения МА единичный сигнал будет формироваться на выходе первой схемы сравнения 41 второй группы схем сравнения и далее единичный сигнал поступает на входы первых элементов ИЛИ 51 и 61.Further, when the counter is enabled, when the signal CE = 1 is set, the first starts counting the pulses C supplied to the clock input 12, the first counter 1 1 . When the counter 1 1 reaches the value of the counting module M 1 , a single signal is generated at the output of the first comparison circuit 2 1 , which is fed to the inputs of the first elements OR 5 1 and 6 1 . At the same time, the value of the first counter 1 1 goes to the second group of inputs of the first adder 3 1 and then from the outputs of the adder 3 1 to the second group of inputs of the first comparison circuit 4 1 . If the value of the counting module M1 of the first counter 1 1 is greater than the total counting module MA (M1≥MA), then when the first counter reaches the MA value, a single signal will be generated at the output of the first comparison circuit 4 1 of the second group of comparison circuits and then a single signal is fed to the inputs of the first elements OR 5 1 and 6 1 .

При единичном сигнале на выходе первого элемента ИЛИ 61, который поступает на вход разрешения работы СЕ второго счетчика 12, по следующему синхроимпульсу С значение второго счетчика 12 увеличивается на 1. Одновременно при единичном сигнале на выходе первого элемента ИЛИ 51 проводится синхронный сброс первого счетчика 11 в нулевое состояние. Далее так как первый счетчик 11 устанавливается в нулевое состояние, то на выходах первых схем сравнения 21 и 41 формируются нулевые сигналы, и поэтому второй счетчик 12 не изменяет свое значение на последующих синхросигналах С, пока вновь не будет установлено единичное значение на выходе первого элемента ИЛИ 61.With a single signal at the output of the first OR element 6 1 , which is fed to the CE operation enable input of the second counter 1 2 , according to the next clock pulse C, the value of the second counter 1 2 increases by 1. Simultaneously with a single signal at the output of the first OR element 5 1 , a synchronous reset is performed first counter 1 1 to the zero state. Further, since the first counter 1 1 is set to zero, zero signals are generated at the outputs of the first comparison circuits 2 1 and 4 1 , and therefore the second counter 1 2 does not change its value at subsequent clock signals C until a single value is again set to output of the first element OR 6 1 .

Одновременно значение второго счетчика 12 поступает на первую группу входов первого сумматора 31 и на его выходах формируется сумма первого 11 и второго 12 счетчиков. Полученная сумма значений двух счетчиков сравнивается с заданным модулем счета МА на первой схеме сравнения 41 и при их равенстве на ее выходе формируется единичный сигнал.At the same time, the value of the second counter 1 2 goes to the first group of inputs of the first adder 3 1 and the sum of the first 1 1 and second 1 2 counters is formed at its outputs. The resulting sum of the values of two counters is compared with a given MA account module in the first comparison scheme 4 1 and, when they are equal, a single signal is generated at its output.

При достижении вторым счетчиком 12 значения модуля счета М2 и при разрешении счета от первого счетчика (когда установлен единичный сигнал на выходе первого элемента ИЛИ 61), на выходе второй схемы сравнения 22 первой группы формируется единичный сигнал, который поступает на входы вторых элементов ИЛИ 52 и 62. Если значение суммы на втором сумматоре 32 станет равно МА, то единичный сигнал будет формироваться на выходе второй схемы сравнения 42 второй группы и далее он поступает на входы вторых элементов ИЛИ 52 и 62. По единичному сигналу на выходе второго элемента ИЛИ 52 первой группы второй счетчик 12 установится в нулевое состояние.When the second counter 1 2 reaches the value of the counting module M2 and when the count is resolved from the first counter (when a single signal is installed at the output of the first element OR 6 1 ), a single signal is generated at the output of the second comparison circuit 2 2 of the first group, which is fed to the inputs of the second elements OR 5 2 and 6 2 . If the sum value on the second adder 3 2 becomes equal to MA, then a single signal will be generated at the output of the second comparison circuit 4 2 of the second group and then it goes to the inputs of the second elements OR 5 2 and 6 2 . On a single signal at the output of the second element OR 5 2 of the first group, the second counter 1 2 will be set to zero.

По единичному сигналу на выходе второго элемента ИЛИ 62 разрешается работа третьего счетчика 13. Значения третьего счетчика 13 поступают на первые входы второго сумматора 32, суммируются со значением второго счетчика 12 и сумма передается на первые входы первого сумматора 31, на выходах которого будет получена сумма значений трех счетчиков. Значения первого 31 и второго 32 сумматоров сравниваются на первой 41 и второй 42 схемах сравнения с модулем счета МА. Если значения сумм достигнут модуля МА, то одновременно будут установлены в нулевое состояние первый 11 и второй 12 счетчики.On a single signal at the output of the second element OR 6 2 allowed the operation of the third counter 1 3 . The values of the third counter 1 3 go to the first inputs of the second adder 3 2 , are summed with the value of the second counter 1 2 and the sum is transferred to the first inputs of the first adder 3 1 , at the outputs of which the sum of the values of the three counters will be received. The values of the first 3 1 and second 3 2 adders are compared on the first 4 1 and second 4 2 comparison schemes with the account module MA. If the sum values are reached by the MA module, then the first 1 1 and second 1 2 counters will be set to zero.

Далее аналогично будут работать четвертый 14, пятый 15 и последующие счетчики.Next, the fourth 1 4 , fifth 1 5 and subsequent counters will work similarly.

Количество счетчиков К задается на входе 11. При этом на одном выходе дешифратора 7, соответствующем двоичному коду К, формируется единичное значение, которое поступает на вход соответствующего элемента ИЛИ 5(К+1) первой группы и далее на вход R синхронной установки в нулевое состояние счетчика 1(К+1), который имеет приоритет перед входом разрешения работы СЕ и, следовательно, счетчик 1(К+1) останется в нулевом состоянии. Таким образом, перенос (разрешение работы СЕ) в следующие счетчики не формируется.The number of counters K is set at input 11. At the same time, a single value is formed at one output of the decoder 7, corresponding to the binary code K, which is fed to the input of the corresponding element OR 5 (K + 1) of the first group and then to the input R of the synchronous zero state counter 1 (K + 1) , which takes precedence over the CE operation enable input and, therefore, counter 1 (K + 1) will remain in the zero state. Thus, the transfer (CE operation permission) to the following counters is not formed.

Кроме того, в предлагаемом счетчике сигналы с выходов элементов ИЛИ 61, 62, …, 6N второй группы поступают на информационные входы мультиплексора 8, на адресные входы которого поступает с входа 11 количество счетчиков К. Поэтому на выход мультиплексора 8 будет передаваться единичное значение с выхода элемента ИЛИ 6К второй группы, при достижении в К-ом счетчике 1К значения модуля МК или суммарного модуля всех счетчиков МА на сумматоре 3К. Выход мультиплексора 8 является общим выходом СО переноса счетчика 16.In addition, in the proposed counter, the signals from the outputs of the elements OR 6 1 , 6 2 , ..., 6 N of the second group are fed to the information inputs of multiplexer 8, the address inputs of which are supplied from input 11 by the number of counters K. Therefore, a single unit will be transmitted to the output of multiplexer 8 the value from the output of the OR element 6 K of the second group, when the K module 1 K reaches the value of the MK module or the total module of all MA counters on the 3 K adder. The output of the multiplexer 8 is a common output CO transfer counter 16.

В таблице 1 приведены по тактам синхросигнала значения для трех счетчиков 11, 12, 13 в двоичном и десятичном виде, общая сумма значений всех счетчиков и единичные сигналы на выходах схем сравнения при К=3, M1=4, М2=4, М3=4 и МА=4.Table 1 shows the clock cycles for the values for three counters 1 1 , 1 2 , 1 3 in binary and decimal, the total sum of the values of all counters and single signals at the outputs of the comparison circuits at K = 3, M1 = 4, M2 = 4, M3 = 4 and MA = 4.

Единичный сигнал формируется на выходе первых схем сравнения 21 и 41 (в таблице 1 такт 5) при достижении первым счетчиком 11 значения 4, одновременно, так как значения М1=МА=4. По данным единичным сигналам на следующем 6-м такте первый счетчик 11 устанавливается в нулевое состояние и разрешается увеличение на 1 второго счетчика 12. Далее на следующих тактах увеличивается значение первого счетчика 11 и одновременно суммируются значения кодов счетчиков 11 и 12 на первом сумматоре 31. При значении суммы равной МА=4 (такт 9) формируется сигнал уже только на выходе схемы сравнения 41, по которому на следующем такте (такт 10) первый счетчик 11 устанавливается в нулевое состояние и разрешается увеличение на 1 второго счетчика 12.A single signal is generated at the output of the first comparison schemes 2 1 and 4 1 (step 5 in table 1) when the first counter 1 1 reaches 4, simultaneously, since the values M1 = MA = 4. According to these single signals, at the next 6th step, the first counter 1 1 is set to zero and an increase of 1 second counter 1 2 is allowed. Then, at the following clock cycles, the value of the first counter 1 1 increases and at the same time the values of the codes of the counters 1 1 and 1 2 on the first adder 3 1 are summed. When the sum value is equal to MA = 4 (step 9), a signal is formed already only at the output of the comparison circuit 4 1 , according to which at the next step (step 10) the first counter 1 1 is set to zero and an increase of 1 second counter 1 2 is allowed.

Далее на следующих тактах аналогично формируется единичный сигнал на выходе схемы сравнения 41 если суммарное значение равно МА=4 (такты 12 и 14). На 15-м такте значение второго счетчика равно модулю М2=4 и значение сумм на первом 31 и втором 32 сумматорах равны МА=4, поэтому единичные сигналы формируются на выходах схем сравнения 22, 41, 42, по которым в нулевое состояние устанавливаются счетчики 11 и 12 и разрешается работа третьего счетчика 13 (такт 16).Then, in the following clock cycles, a single signal is generated similarly at the output of the comparison circuit 4 1 if the total value is MA = 4 (bars 12 and 14). At the 15th step, the value of the second counter is equal to the modulus М2 = 4 and the values of the sums at the first 3 1 and second 3 2 adders are equal to МА = 4, therefore, single signals are generated at the outputs of the comparison circuits 2 2 , 4 1 , 4 2 , according to which the zero state sets the counters 1 1 and 1 2 and allows the operation of the third counter 1 3 (cycle 16).

Далее на тактах 19, 22 и 24 формируется единичный сигнал только на выходе первой 41 схемы сравнения, так как значения модуля МА=4 достигает только суммарное значение трех счетчиков. На 25-ом такте сумма второго 12 и третьего 13 счетчиков на втором сумматоре 32 равна МА=4, а также сумма на первом сумматоре 31 тоже равна МА=4, поэтому формируются единичные сигналы на выходах схем сравнения 41 и 42, по которым на следующем такте устанавливаются в нулевое состояние первый 11 и второй 12 счетчики и разрешается работа третьего счетчика 13 (такт 26). На 28 и 30 тактах единичный сигнал формируется только на первой схеме сравнения 41, а на 31 такте на 41 и 42, по которым устанавливаются в нулевое состояние счетчики 11 и 12 и разрешается работа третьего счетчика 13 (такт 32). На следующем 33-м такте изменяется значения в первом счетчике 11, а на 34-ом такте изменяется значения во втором счетчике 12 и устанавливается в нулевое состояние первый счетчик 11. На 35-м такте третий счетчик 13 достигает значения модуля М3=4, а также в трех сумматорах значение равно МА=4, поэтому формируются единичные значения на выходах схем сравнения 23, 41, 42, 43. Одновременно на выходе мультиплексора 8 будет сформирован единичный сигнал переноса СО. При этом, так как установлено К=3, то на четвертом выходе дешифратора 7 формируется единичный сигнал, по которому четвертый счетчик 14 остается в нулевом состоянии. На 36 такте третий счетчик 13 устанавливается в нулевое состояние и также в нулевом состоянии остаются первый 11 и второй 12 счетчики, т.е. устройство вернулось к исходному состоянию.Then, at clock cycles 19, 22 and 24, a single signal is formed only at the output of the first 4 1 comparison circuit, since the value of the module MA = 4 reaches only the total value of three counters. At the 25th clock cycle, the sum of the second 1 2 and third 1 3 counters on the second adder 3 2 is equal to МА = 4, and also the sum on the first adder 3 1 is also equal to МА = 4, therefore, single signals are generated at the outputs of the comparison circuits 4 1 and 4 2 , according to which, on the next clock, the first 1 1 and second 1 2 counters are set to zero and the third counter 1 3 is enabled (clock 26). At 28 and 30 clocks, a single signal is generated only on the first comparison circuit 4 1 , and at 31 clock cycles at 4 1 and 4 2 , according to which the counters 1 1 and 1 2 are set to zero and the third counter 1 3 is allowed (clock 32) . At the next 33rd clock cycle, the values in the first counter 1 1 change, and at the 34th clock the values in the second counter 1 2 change and the first counter 1 1 is set to zero. At the 35th step, the third counter 1 3 reaches the value of the module M3 = 4, and also in three adders the value is MA = 4, so unit values are formed at the outputs of the comparison circuits 2 3 , 4 1 , 4 2 , 4 3 . At the same time, a single CO transfer signal will be generated at the output of multiplexer 8. Moreover, since K = 3 is set, a single signal is generated at the fourth output of the decoder 7, according to which the fourth counter 1 4 remains in the zero state. At cycle 36, the third counter 1 3 is set to zero and the first 1 1 and second 1 2 counters also remain in the zero state, i.e. the device has returned to its original state.

Таким образом, на выходах предлагаемого счетчика будет сформирована последовательность всех многовыходных комбинаций, не превышающих заданные модули М=4 и МА=4 для трех счетчиков К=3 за 35 тактов (таблица 1). Полный перебор всех комбинаций при заданных модулях счетчиков М=4 и при превышении суммарного модуля МА=4 для трех счетчиков составит 125 такта.Thus, at the outputs of the proposed counter, a sequence of all multi-output combinations will be generated that do not exceed the specified modules M = 4 and MA = 4 for three counters K = 3 for 35 clock cycles (table 1). A complete enumeration of all combinations with the given counter modules M = 4 and when the total module MA = 4 is exceeded for three counters will be 125 cycles.

В таблице 2 приведены выходные комбинации при различных значениях модулей счета. В таблице 2 приведены значения счетчиков, сумм и схем сравнения по тактам при количестве счетчиков К=3, модулях счетчиков М1=3, М2=4, М3=2 и суммарном модуле счета МА=4. На 4-м такте значение первого счетчика 11 достигает модуля М1=3 и формируется единичный сигнал на выходе первой схемы сравнения 21. На 8-м такте значение первого счетчика 11 достигает модуля М1=3 и значение суммы на выходе первого сумматора 31 достигает суммарного модуля МА=4, поэтому формируются единичные сигналы на выходах первых схем сравнения 21 и 41. На 11 и 12 тактах формируется единичный сигнал на выходе только первой схемы сравнения 41, так как суммарное значение двух счетчиков на первом сумматоре 31 достигает значения МА=4. На 14-м такте второй счетчик 12 достиг значения модуля М2=4, а на первом 31 и втором 32 счетчиках установлено значение, равное МА=4, поэтому формируются единичные сигналы на выходах схем сравнения 21, 41, 42. Далее аналогично изменяются состояния счетчиков и формируются единичные сигналы на выходах соответствующих схем сравнения. Все комбинации на выходах предлагаемого счетчика будут сформированы за 30 тактов (таблица 2).Table 2 shows the output combinations for different values of the account modules. Table 2 shows the values of the counters, sums and comparison schemes by ticks with the number of counters K = 3, the counter modules M1 = 3, M2 = 4, M3 = 2 and the total counting module MA = 4. On the 4th step, the value of the first counter 1 1 reaches the module M1 = 3 and a single signal is generated at the output of the first comparison circuit 2 1 . At the 8th step, the value of the first counter 1 1 reaches the module М1 = 3 and the value of the sum at the output of the first adder 3 1 reaches the total module МА = 4, therefore, single signals are generated at the outputs of the first comparison schemes 2 1 and 4 1 . At 11 and 12 clocks, a single signal is generated at the output of only the first comparison circuit 4 1 , since the total value of two counters on the first adder 3 1 reaches the value MA = 4. On the 14th step, the second counter 1 2 reached the value of the module М2 = 4, and on the first 3 1 and second 3 2 counters, a value equal to МА = 4 was set, therefore, single signals are generated at the outputs of the comparison circuits 2 1 , 4 1 , 4 2 . Further, the states of the counters change in a similar way and single signals are formed at the outputs of the corresponding comparison circuits. All combinations at the outputs of the proposed counter will be formed in 30 cycles (table 2).

Из таблиц 1 и 2 следует, что при достижении суммы значений счетчиков суммарного модуля МА всегда устанавливается в нулевое состояние первый счетчик 11, а также соответствующие последующие счетчики, если значение суммы на одноименном соответствующем сумматоре достигло значения модуля МА.From tables 1 and 2 it follows that when the sum of the counters of the total MA module is reached, the first counter 1 1 is always set to zero, as well as the corresponding subsequent counters, if the value of the sum on the corresponding corresponding adder reaches the value of the MA module.

В устройстве-прототипе при достижении суммарного модуля счета в нулевое состояние устанавливается только младший первый счетчик, а также возможно превышение суммой значений счетчиков модуля счета. При этом на выходах устройства прототипа кроме необходимых комбинаций формируются также и запрещенные комбинации, и устанавливается флаг запрета. В устройстве-прототипе количество тактов для формирования последовательности всех комбинаций пропорционально полному перебору комбинаций в (К-1)-й группе счетчика и определяется какIn the prototype device, when the total counting module is reached, only the lowest first counter is set to zero, and it is also possible that the total of counters of the counting module may be exceeded. At the same time, on the outputs of the prototype device, in addition to the necessary combinations, forbidden combinations are also formed, and the prohibition flag is set. In the prototype device, the number of ticks for forming a sequence of all combinations is proportional to the total enumeration of combinations in the (K-1) th group of the counter and is defined as

Figure 00000001
Figure 00000001

где количество дополнительных входных комбинаций ΔSК,М можно вычислить итерационно при суммировании предыдущих значений для (К-1)-й групп и изменений модуля от 1 до М, какwhere the number of additional input combinations ΔS K, M can be calculated iteratively by summing the previous values for the (K-1) th groups and module changes from 1 to M, as

Figure 00000002
Figure 00000002

В таблице 3 приведено количество дополнительных входных комбинаций ΔSК,М в зависимости от модуля счета М+1 и количества групп счетчиков К. Для К=1 количество дополнительных входных комбинаций ΔSК,М соответствует натуральному ряду чисел - значению М. Для К=2 количество дополнительных входных комбинаций ΔSК,М соответствует арифметической прогрессии предыдущих значений натурального ряда М. Для следующих строк количество комбинаций ΔSК,М равно сумме значений в предыдущей строке. Например, для М=3 и К=3 из таблицы 3 получим ΔS3,3=10 и, следовательно, Sпрот=l6+10=26.Table 3 shows the number of additional input combinations ΔS K, M depending on the counting module M + 1 and the number of groups of counters K. For K = 1, the number of additional input combinations ΔS K, M corresponds to a natural series of numbers - the value M. For K = 2 the number of additional input combinations ΔS K, M corresponds to the arithmetic progression of the previous values of the natural series M. For the following lines, the number of combinations ΔS K, M is equal to the sum of the values in the previous line. For example, for M = 3 and K = 3 from table 3, we obtain ΔS 3.3 = 10 and, therefore, Sprot = l6 + 10 = 26.

Для предлагаемого счетчика групповой структуры с переменным модулем количество выходных комбинаций определяется как:For the proposed group structure counter with a variable module, the number of output combinations is defined as:

Figure 00000003
Figure 00000003

где ΔSК,М можно вычислить, как описано выше на основании таблицы 3.where ΔS K, M can be calculated as described above based on table 3.

В таблице 4 приведено количество тактов для формирования последовательности всех комбинаций при полном переборе комбинаций Sпер, в устройстве-прототипе Sпрот и в предлагаемом счетчике групповой структуры с переменным модулем Sустр в зависимости от модуля счета М и количества групп счетчиков К, а также соотношения между ними (в таблице 4 модуль счета для всех групп К счетчиков в предлагаемом устройстве задается одинаковым и равным М). Из таблицы 4 следует, что для формирования последовательности выходных комбинаций в предлагаемом счетчике групповой структуры с переменным модулем Sустр в сравнении с полным перебором возможных состояний счетчиков Sпер и устройством-прототипом Sпрот значительно сокращается необходимое количество тактов при увеличении количества К групп счетчиков и увеличении модуля счета М.Table 4 shows the number of ticks for the formation of the sequence of all combinations when Sper combinations are completely enumerated, in the prototype prototype Sprot and in the proposed group structure counter with a variable module Sustr depending on the counting module M and the number of counter groups K, as well as the ratio between them ( in table 4, the counting module for all groups K of counters in the proposed device is set to the same and equal to M). From table 4 it follows that in order to form a sequence of output combinations in the proposed group structure counter with the variable module Sustr, in comparison with a complete enumeration of the possible states of the Sper counters and the prototype Sprot device, the required number of cycles decreases significantly with an increase in the number of K groups of counters and an increase in the count module M .

Таким образом, в предлагаемом счетчике групповой структуры с переменным модулем сокращается количество тактов для формирования последовательности всех необходимых комбинаций, за счет исключения запрещенных комбинаций, а, следовательно, увеличивается быстродействие предлагаемого устройства в сравнении с прототипом и полным перебором возможных комбинаций.Thus, in the proposed group structure counter with a variable module, the number of clock cycles for forming a sequence of all necessary combinations is reduced by eliminating prohibited combinations, and, therefore, the speed of the proposed device is increased in comparison with the prototype and a complete enumeration of possible combinations.

Вышеизложенные сведения позволяют сделать вывод, что предлагаемый счетчик групповой структуры с переменным модулем обладает регулярностью узлов и связей и соответствует заявляемому техническому результату - увеличение быстродействия устройства за счет сокращения перебора выходных комбинаций, путем исключения запрещенных комбинаций, и расширение функциональных возможностей в части возможности задания модуля счета для каждой группы счетчика.The above information allows us to conclude that the proposed group structure counter with a variable module has the regularity of nodes and connections and corresponds to the claimed technical result - increased device performance by reducing the exhaustive search, eliminating prohibited combinations, and expanding the functionality in terms of the ability to set the account module for each counter group.

Claims (1)

Счетчик групповой структуры с переменным модулем, содержащий группу из N счетчиков 11, 12, …, 1N, первую группу из N схем сравнения 21, 22, …, 2N, внешние входы задания суммарного модуля счета 10, внешний вход синхронизации 12, внешний вход сброса 13, группу из N внешних выходов 151, 152, …, 15N, причем внешний вход синхронизации 12 соединен с входами синхронизации N счетчиков 11, 12, …, 1N, вторые группы входов схем сравнения первой группы из N схем сравнения 21, 22, …, 2N соединены с выходами соответствующих одноименных N счетчиков 11, 12, …, 1N, выходы которых являются группой из N внешних выходов 151, 152, …, 15N, отличающийся тем, что в него дополнительно введены группа из N-1 сумматоров 31, 32, …, 3N-1, вторая группа из N схем сравнения 41, 42, …, 4N, первая группа из N элементов ИЛИ 51, 52, …, 5N, вторая группа из N элементов ИЛИ 61, 62, …, 6N, дешифратор 7, мультиплексор 8, группа из N внешних входов задания модулей счета 91, 92, …, 9N, внешние входы задания количества счетчиков 11, внешний вход разрешения работы 14, внешний выход переноса счетчика 16, причем N внешних входов задания модулей счета 91, 92, …, 9N соединены с группами первых входов соответствующих схем сравнения 21, 22, …, 2N первой группы, выходы счетчиков, начиная с первого 11 до предпоследнего 1(N-1), соединены с группами вторых входов соответствующих сумматоров 31, 32, …, 3(N-1), выходы которых соединены с группами вторых входов соответствующих схем сравнения второй группы, начиная с первой 41 до предпоследней 4(N-1), а вторая группа входов последней схемы сравнения 4N из второй группы соединена с выходами последнего счетчика 1N, первые группы всех схем сравнения второй группы 41, 42, …, 4N соединены между собой и подключены к внешним входам задания суммарного модуля счета 10, кроме того, первые группы входов группы сумматоров, начиная с первого 31 до предпоследнего 3N-2, соединены с выходами соответствующих последующих сумматоров, начиная со второго 32 до последнего 3N-1, а первая группа входов последнего сумматора 3N-1 соединена с выходами последнего счетчика 1N, причем выходы схем сравнения первой 21, 22, …, 2N и второй 41, 42, …, 4N групп соединены соответственно с первыми и вторыми входами соответствующих элементов первой группы элементов ИЛИ 51, 52, …, 5N и второй группы элементов ИЛИ 61, 62, …, 6N, третьи входы элементов первой группы ИЛИ 51, 52, …, 5N соединены между собой и подключены к внешнему входу сброса 13, а четвертые входы элементов первой группы ИЛИ 51, 52, …, 5N, соединены с соответствующими выходами дешифратора 7, выходы элементов первой группы ИЛИ 51, 52, …, 5N соединены с входами R синхронной установки в нулевое состояние соответствующих счетчиков 11, 12, …, 1N, выходы элементов второй группы ИЛИ, начиная с первого 61 до предпоследнего 6N-1, соединены с входом разрешения работы СЕ последующего счетчика, начиная со второго 12 до последнего 1N счетчика, а у первого счетчика 11 вход разрешения СЕ соединен с внешним входом разрешения работы 14, который также соединен с входами разрешения работы Е первых схем сравнения первой 11 и второй 41 групп, входы разрешения работы Е схем сравнения, начиная со второй до последней схемы первой 22, …, 2N и второй 42, …, 4N групп, соединены между собой и подключены к выходам соответствующих элементов ИЛИ второй группы, начиная с первого 61 до предпоследнего 6N-1 элемента, кроме того, выходы второй группы элементов ИЛИ 61, 62, …, 6N соединены с соответствующими информационными входами мультиплексора 8, а адресные входы мультиплексора 8 и дешифратора 7 соединены с внешними входами задания количества счетчиков 11, выход мультиплексора 8 является внешним выходом переноса устройства счетчика 16.A group structure counter with a variable module, containing a group of N counters 1 1 , 1 2 , ..., 1 N , the first group of N comparison schemes 2 1 , 2 2 , ..., 2 N , external inputs of the job of the total module of the count 10, external input synchronization 12, an external reset input 13, a group of N external outputs 15 1 , 15 2 , ..., 15 N , and the external synchronization input 12 is connected to the synchronization inputs of N counters 1 1 , 1 2 , ..., 1 N , the second group of circuit inputs comparing the first group of N comparison circuits 2 1 , 2 2 , ..., 2 N are connected to the outputs of the corresponding N meters of the same name 1 1 , 1 2 , ..., 1 N , cat outputs They are a group of N external outputs 15 1 , 15 2 , ..., 15 N , characterized in that a group of N-1 adders 3 1 , 3 2 , ..., 3 N-1 is additionally introduced into it, the second group of N circuits comparisons 4 1 , 4 2 , ..., 4 N , the first group of N elements OR 5 1 , 5 2 , ..., 5 N , the second group of N elements OR 6 1 , 6 2 , ..., 6 N , decoder 7, multiplexer 8, a group of N external inputs for specifying the counting modules 9 1 , 9 2 , ..., 9 N , external inputs for specifying the number of counters 11, an external work enable input 14, an external transfer transfer output 16, with N external inputs for specifying the counting modules 9 1 , 9 2 , ..., 9 N with are unified with the groups of first inputs of the corresponding comparison circuits 2 1 , 2 2 , ..., 2 N of the first group, the outputs of the counters, starting from the first 1 1 to the penultimate 1 (N-1) , are connected to the groups of the second inputs of the corresponding adders 3 1 , 3 2 , ..., 3 (N-1) , the outputs of which are connected to the groups of second inputs of the respective comparison circuits of the second group, starting from the first 4 1 to the penultimate 4 (N-1) , and the second group of inputs of the last comparison circuit 4 N from the second group is connected with the outputs of the last counter 1 N , the first groups of all comparison schemes of the second group 4 1 , 4 2 , ..., 4 N interconnected and connected to external inputs of the task of the total module of account 10, in addition, the first groups of inputs of the adder group, starting from the first 3 1 to the penultimate 3 N-2 , are connected to the outputs of the corresponding subsequent adders, starting from the second 3 2 to the last 3 N-1 , and the first group of inputs of the last adder 3 N-1 is connected to the outputs of the last counter 1 N , and the outputs of the comparison circuits of the first 2 1 , 2 2 , ..., 2 N and the second 4 1 , 4 2 , ..., 4 N groups connected respectively to the first and second inputs of the corresponding elements of the first group py elements OR 5 1 , 5 2 , ..., 5 N and the second group of elements OR 6 1 , 6 2 , ..., 6 N , the third inputs of the elements of the first group OR 5 1 , 5 2 , ..., 5 N are interconnected and connected to the external reset input 13, and the fourth inputs of the elements of the first group OR 5 1 , 5 2 , ..., 5 N , are connected to the corresponding outputs of the decoder 7, the outputs of the elements of the first group OR 5 1 , 5 2 , ..., 5 N are connected to the inputs of R synchronous zeroing of the corresponding counters 1 1 , 1 2 , ..., 1 N , the outputs of the elements of the second group OR, starting from the first 6 1 to the penultimate 6 N-1 , are connected to the input enable operation of the subsequent counter CE, starting from the second 1 2 to the last 1 N counter, and at the first counter 1 1 the CE enable input is connected to an external work enable input 14, which is also connected to the work enable inputs E of the first comparison circuits of the first 1 1 and second 4 1 groups, the inputs of the work permit E comparison circuits, starting from the second to the last circuit of the first 2 2 , ..., 2 N and second 4 2 , ..., 4 N groups, are interconnected and connected to the outputs of the corresponding elements OR of the second group, starting 6 with the first 1 to 6 of the penultimate N-1 elements, rum, the outputs of the second group of elements or 6 1, 6 2, ... 6 N are connected to respective multiplexer data inputs 8, and the address inputs of the multiplexer 8 and the decoder 7 are connected with external input job number counter 11, the multiplexer output 8 is an external output of transference counter devices 16.
RU2016110272A 2016-03-21 2016-03-21 Group structure counter with variable module RU2617329C1 (en)

Priority Applications (1)

Application Number Priority Date Filing Date Title
RU2016110272A RU2617329C1 (en) 2016-03-21 2016-03-21 Group structure counter with variable module

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
RU2016110272A RU2617329C1 (en) 2016-03-21 2016-03-21 Group structure counter with variable module

Publications (1)

Publication Number Publication Date
RU2617329C1 true RU2617329C1 (en) 2017-04-24

Family

ID=58643161

Family Applications (1)

Application Number Title Priority Date Filing Date
RU2016110272A RU2617329C1 (en) 2016-03-21 2016-03-21 Group structure counter with variable module

Country Status (1)

Country Link
RU (1) RU2617329C1 (en)

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
RU2736704C1 (en) * 2020-03-17 2020-11-19 федеральное государственное автономное образовательное учреждение высшего образования "Национальный исследовательский ядерный университет МИФИ" (НИЯУ МИФИ) Group structure counter with preservation of number of units in groups
RU2761135C1 (en) * 2020-12-29 2021-12-06 федеральное государственное автономное образовательное учреждение высшего образования "Национальный исследовательский ядерный университет МИФИ" (НИЯУ МИФИ) Counter with saving the number of units

Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
SU1226495A1 (en) * 1983-12-15 1986-04-23 Оренбургский политехнический институт Device for simulating linear programming problems
US7177792B2 (en) * 2001-05-31 2007-02-13 University Of Southern California Integer programming decoder for machine translation
RU2439687C1 (en) * 2010-06-01 2012-01-10 Негосударственное образовательное учреждение высшего профессионального образования Московский институт предпринимательства и права Device to solve problem of functions
RU2446453C1 (en) * 2010-12-08 2012-03-27 Негосударственное образовательное учреждение высшего профессионального образования Московский институт предпринимательства и права Apparatus for solving linear integer programming problems
US20130060728A1 (en) * 2011-09-06 2013-03-07 International Business Machines Corporation Generating a mixed integer linear programming matrix from an annotated entity-relationship data model and a symbolic matrix
RU2518998C1 (en) * 2013-05-06 2014-06-10 федеральное государственное автономное образовательное учреждение высшего профессионального образования "Национальный исследовательский ядерный университет МИФИ" (НИЯУ МИФИ) Device for solving linear integer programming problems
RU154062U1 (en) * 2015-03-27 2015-08-10 федеральное государственное автономное образовательное учреждение высшего профессионального образования "Национальный исследовательский ядерный университет МИФИ" (НИЯУ МИФИ) DEVICE FOR SEARCHING TRANSFERS

Patent Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
SU1226495A1 (en) * 1983-12-15 1986-04-23 Оренбургский политехнический институт Device for simulating linear programming problems
US7177792B2 (en) * 2001-05-31 2007-02-13 University Of Southern California Integer programming decoder for machine translation
RU2439687C1 (en) * 2010-06-01 2012-01-10 Негосударственное образовательное учреждение высшего профессионального образования Московский институт предпринимательства и права Device to solve problem of functions
RU2446453C1 (en) * 2010-12-08 2012-03-27 Негосударственное образовательное учреждение высшего профессионального образования Московский институт предпринимательства и права Apparatus for solving linear integer programming problems
US20130060728A1 (en) * 2011-09-06 2013-03-07 International Business Machines Corporation Generating a mixed integer linear programming matrix from an annotated entity-relationship data model and a symbolic matrix
RU2518998C1 (en) * 2013-05-06 2014-06-10 федеральное государственное автономное образовательное учреждение высшего профессионального образования "Национальный исследовательский ядерный университет МИФИ" (НИЯУ МИФИ) Device for solving linear integer programming problems
RU154062U1 (en) * 2015-03-27 2015-08-10 федеральное государственное автономное образовательное учреждение высшего профессионального образования "Национальный исследовательский ядерный университет МИФИ" (НИЯУ МИФИ) DEVICE FOR SEARCHING TRANSFERS

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
RU2736704C1 (en) * 2020-03-17 2020-11-19 федеральное государственное автономное образовательное учреждение высшего образования "Национальный исследовательский ядерный университет МИФИ" (НИЯУ МИФИ) Group structure counter with preservation of number of units in groups
RU2761135C1 (en) * 2020-12-29 2021-12-06 федеральное государственное автономное образовательное учреждение высшего образования "Национальный исследовательский ядерный университет МИФИ" (НИЯУ МИФИ) Counter with saving the number of units

Similar Documents

Publication Publication Date Title
JP2006502501A (en) How to use clock cycle time when determining loop schedule during circuit design
RU2617329C1 (en) Group structure counter with variable module
US8909510B2 (en) LFSR emulation
RU2656543C1 (en) Device for solving the task of selection of technical means
Peinado et al. Improving the period and linear span of the sequences generated by DLFSRs
RU2633110C1 (en) Device for determining number of senior units (zeros) in binary number
Stan Synchronous up/down counter with clock period independent of counter size
RU154062U1 (en) DEVICE FOR SEARCHING TRANSFERS
Majumder et al. Investigation on Quine McCluskey method: A decimal manipulation based novel approach for the minimization of Boolean function
RU2547625C2 (en) Multiinput adder
RU2672626C1 (en) Zeros and ones number by groups in the binary number determining device
SU1667059A2 (en) Device for multiplying two numbers
RU2613533C1 (en) Shifter
Sharma et al. Efficient computing in image processing and DSPs with ASIP based multiplier
RU2736704C1 (en) Group structure counter with preservation of number of units in groups
RU2518998C1 (en) Device for solving linear integer programming problems
RU131886U1 (en) DEVICE FOR CALCULATING DISCRETE POLYNOMIAL TRANSFORMATIONS
CN111083308B (en) Multiphase selection tracing method for realizing FPGA hardware resources
RU2449347C2 (en) Programmable structure homogeneous register media
RU2288501C1 (en) Counter-type adder
RU2540787C1 (en) Method and apparatus for subtracting units
CN100562865C (en) Semiconductor devices
RU2381547C2 (en) Device for adding binary codes
RU2626331C1 (en) Device for formation of systems of double derivatives of code discrete-frequency signals
Aiswariya et al. Loop Unrolling for Second Order Recursive Digital Filter to Achieve High Throughput