RU213104U1

RU213104U1 - COMPARATOR OF BINARY NUMBERS IN SERIAL CODE

Info

Publication number: RU213104U1
Application number: RU2022108458U
Authority: RU
Inventors: Сергей Михайлович Игнатьев
Original assignee: Акционерное общество "Микрон" (АО "Микрон")
Filing date: 2022-03-30
Publication date: 2022-08-25

Abstract

Полезная модель относится к электронике и предназначена для использования в счетных и управляющих устройствах, в первую очередь выполняемых на микросхемах малой степени интеграции. Технический результат, заключающийся в упрощении устройства, достигается за счет сокращения разнообразия используемых в устройстве логических элементов и изменения их электрических связей. Заявляемый компаратор двоичных чисел в последовательном коде, которые следуют младшим либо старшим разрядом вперед, выполняет сравнение чисел А и В по признакам А<В, А>В и А=В, имея в своем составе четыре логических элемента 1, 2, 6, 7 3ИЛИ-НЕ и четыре - 3, 4, 5, 8 2ИЛИ-НЕ. Прием разрядов a_i, b_i сравниваемых чисел А, В синхронизирован по нулевому уровню сигнала стробирования. 4 ил.

The utility model relates to electronics and is intended for use in counting and control devices, primarily performed on microcircuits with a low degree of integration. The technical result, which consists in simplifying the device, is achieved by reducing the variety of logical elements used in the device and changing their electrical connections. The inventive comparator of binary numbers in a sequential code, which follow the least significant or most significant digit forward, compares the numbers A and B according to the features A<B, A>B and A=B, having four logic elements 1, 2, 6, 7 3OR-NOT and four - 3, 4, 5, 8 2OR-NOT. Reception bits a _i , b _i compared numbers A, B is synchronized to the zero level of the gating signal. 4 ill.

Description

Полезная модель относится к электронике и предназначена для использования в счетных и управляющих устройствах, в первую очередь выполняемых на микросхемах малой степени интеграции.The utility model relates to electronics and is intended for use in counting and control devices, primarily performed on microcircuits with a low degree of integration.

Микросхемы малой степени интеграции остаются актуальными, так как их продолжают применять в специализированных устройствах локальной обработки сигналов на периферии сложных систем.Microcircuits with a low degree of integration remain relevant, as they continue to be used in specialized devices for local signal processing at the periphery of complex systems.

Главным критерием выбора решений для реализации на интегральных микросхемах малой степени интеграции является наличие микросхем требуемого функционального назначения.The main criterion for choosing solutions for implementation on integrated circuits with a low degree of integration is the availability of microcircuits of the required functional purpose.

С этой точки зрения хорошо подходит компаратор двоичных чисел, описанный в патенте РФ на полезную модель №189024 МПК G06F 7/02, H03K 5/22, G05B 1/03, опубликованном 06 мая 2019 г. [1]. В нем используются одни только элементы 2ИЛИ-НЕ, представленные в большинстве широко применяемых серий логических микросхем. Вместе с тем, большое значение также имеет возможность сокращения количества микросхем, но в этом устройстве, работающем по параллельному принципу, их довольно много.From this point of view, a binary number comparator is well suited, described in the RF utility model patent No. 189024 IPC G06F 7/02, H03K 5/22, G05B 1/03, published on May 06, 2019 [1]. It uses only 2OR-NOT elements, presented in most widely used series of logic circuits. At the same time, the possibility of reducing the number of microcircuits is also of great importance, but in this device, which works on a parallel principle, there are quite a lot of them.

В таком смысле предпочтителен последовательный алгоритм, по которому, например, работает компаратор двоичных чисел, описанный в патенте РФ №2757832 МПК G06F 7/02, опубликованном 21 октября 2021 г. [2]. По своей технической сущности он наиболее близок патентуемой полезной модели.In this sense, a sequential algorithm is preferable, according to which, for example, a binary number comparator operates, described in RF patent No. 2757832 IPC G06F 7/02, published on October 21, 2021 [2]. In terms of its technical essence, it is closest to the patentable utility model.

Данное устройство содержит всего семь широкодоступных логических элементов: элемент 2И, элемент 2ИЛИ, инвертор, два мажоритарных элемента и два элемента задержки. Однако, все они с большим избытком входят в состав разных микросхем, что приводит к увеличению требуемого числа микросхем при неполном их использовании.This device contains a total of seven widely available logic elements: a 2I element, a 2OR element, an inverter, two majority elements and two delay elements. However, all of them with a large excess are part of different microcircuits, which leads to an increase in the required number of microcircuits with their incomplete use.

Устройство-аналог выполняет сравнение двоичных чисел в последовательном коде, поступающем младшим разрядом вперед. В некоторых случаях применения более рационально начинать проверку со старших разрядов, так как это часто позволяет определить отношение чисел до завершения полного сравнения.The analog device performs a comparison of binary numbers in the serial code coming in the least significant bit first. In some applications, it makes more sense to start checking from the highest digits, as this often allows you to determine the ratio of numbers before the full comparison is completed.

Важной особенностью микросхем малой степени интеграции, которую необходимо учитывать при разработке содержащих их устройств, являются большие задержки прохождения сигналов от входов до выходов. Это обусловлено наличием в составе микросхем, даже с самыми простыми логическими функциями мощных выходных каскадов, обеспечивающих распространение сигналов во внешних цепях, создающих существенные как токовые, так и емкостные нагрузки. И это еще усугубляет негативные явления, вызываемые различием задержек в параллельных цепях.An important feature of microcircuits with a low degree of integration, which must be taken into account when developing devices containing them, is the large delays in the passage of signals from inputs to outputs. This is due to the presence in the microcircuits, even with the simplest logic functions, of powerful output stages that ensure the propagation of signals in external circuits that create significant both current and capacitive loads. And this further exacerbates the negative phenomena caused by the difference in delays in parallel circuits.

В устройстве-аналоге элементы 2И и 2ИЛИ принимают сигналы сравниваемых разрядов на первые входы через инвертор, а на вторые - прямо со входов устройства. Одновременное переключение входных сигналов с высокого уровня в низкий, которое не должно изменить единичное состояние элемента 2ИЛИ, вызывает на его выходе отрицательный импульс помехи. В случае параллельного переключения входных сигналов из нуля в единицу положительный импульс помехи возникает на выходе остающегося в нулевом логическом состоянии элемента 2И. Импульсы помехи проникают на выходы компаратора.In the analog device, the elements 2I and 2OR receive the signals of the compared discharges to the first inputs through the inverter, and to the second - directly from the inputs of the device. Simultaneous switching of input signals from a high level to a low level, which should not change the single state of the 2OR element, causes a negative noise pulse at its output. In the case of parallel switching of input signals from zero to one, a positive noise pulse occurs at the output of the element 2I remaining in the zero logical state. Interference pulses penetrate the outputs of the comparator.

Этот недостаток проявляется в еще большей степени, когда логические уровни входных сигналов изменяются с некоторой разницей по времени, тогда помехи могут настолько увеличиться по длительности, что вызовут ложное срабатывание устройства.This disadvantage is even more pronounced when the logic levels of the input signals change with some time difference, then the noise can increase so much in duration that it will cause a false operation of the device.

Технический результат полезной модели заключается в упрощении устройства в случае его реализации на микросхемах малой степени интеграции за счет уменьшения числа видов используемых логических элементов, а также в реализации функции стробирования входных сигналов и возможности сравнения чисел, поступающих старшим разрядом вперед.The technical result of the utility model is to simplify the device if it is implemented on microcircuits with a low degree of integration by reducing the number of types of logic elements used, as well as to implement the function of gating input signals and the possibility of comparing numbers coming in the highest order first.

Технический результат достигается тем, что в компараторе двоичных чисел в последовательном коде, содержащем первый и второй элементы, первые входы которых соединены с выходом третьего элемента, второй вход первого и первый вход третьего элементов соответственно подключены ко входам разрядов первого и второго сравниваемых чисел А и В, четвертый и пятый элементы, первые входы которых соответственно соединены с выходами первого и второго элементов, дополнительно введены шестой и седьмой элементы, все элементы устройства выполняют логическую функцию ИЛИ-НЕ, вторые входы второго и третьего элементов соответственно подключены ко входам разрядов второго и первого сравниваемых чисел В и А, выходы шестого и седьмого элементов соответственно соединены со вторыми входами четвертого и пятого элементов и являются первым и вторым выходами устройства для сигнала превышения первого числа вторым А<В и сигнала превышения первым числом второго А>В, а выходы четвертого и пятого элементов соответственно подключены к первым входам шестого и седьмого элементов, вторые входы которых соответственно соединены с выходами второго и первого элементов, если сравниваемые числа поступают младшим разрядом вперед, или - со вторым и первым выходами устройства, если разряды сравниваемых чисел следуют, начиная со старшего, третьи входы первого и второго элементов соединены и являются входом устройства для сигнала стробирования входных данных, а третьи входы шестого и седьмого элементов соединены и являются входом устройства для сигнала сброса результатов сравнения.The technical result is achieved by the fact that in the comparator of binary numbers in a sequential code, containing the first and second elements, the first inputs of which are connected to the output of the third element, the second input of the first and the first input of the third elements, respectively, are connected to the inputs of the digits of the first and second compared numbers A and B , the fourth and fifth elements, the first inputs of which are respectively connected to the outputs of the first and second elements, the sixth and seventh elements are additionally introduced, all elements of the device perform a logical OR-NOT function, the second inputs of the second and third elements are respectively connected to the inputs of the bits of the second and first compared numbers B and A, the outputs of the sixth and seventh elements, respectively, are connected to the second inputs of the fourth and fifth elements and are the first and second outputs of the device for the signal that the first number is exceeded by the second AB, and the outputs of the fourth and fifth elements, respectively are connected to the first inputs of the sixth and seventh elements, the second inputs of which are respectively connected to the outputs of the second and first elements, if the compared numbers come in the least significant digit forward, or to the second and first outputs of the device, if the digits of the compared numbers follow, starting from the highest, the third inputs the first and second elements are connected and are the device input for the input data gating signal, and the third inputs of the sixth and seventh elements are connected and are the device input for the comparison results reset signal.

Указанное выполнение устройства позволяет использовать в нем логические элементы только двух видов - 2ИЛИ-НЕ и 3ИЛИ-НЕ.The specified implementation of the device allows you to use only two types of logic elements in it - 2OR-NOT and 3OR-NOT.

Отличительными признаками полезной модели являются виды и наличие дополнительных элементов, а также их электрические связи.The distinguishing features of the utility model are the types and presence of additional elements, as well as their electrical connections.

Полезную модель поясняют чертежи. Фиг. 1 и 3 представляют электрические схемы компаратора двоичных чисел в двух вариантах выполнения, когда сравниваемые числа поступают соответственно младшим и старшим разрядом вперед, соответствующие временные диаграммы работы устройства приведены на фиг. 2 и 4.The utility model is illustrated by drawings. Fig. 1 and 3 represent the electrical circuits of the binary number comparator in two versions, when the compared numbers arrive respectively with the least significant and most significant digits ahead, the corresponding timing diagrams of the device operation are shown in Figs. 2 and 4.

Компаратор двоичных чисел в последовательном коде содержит с первого по седьмой логические элементы 1, … 7 ИЛИ-НЕ. Первые входы элементов 1 и 2 соединены с выходом элемента 3, первый вход которого вместе со вторым входом элемента 2 подключены ко входу разряда b_i второго из сравниваемых чисел В. Вторые входы элементов 1 и 3 подключены ко входу разряда а, первого из сравниваемых чисел А. Выходы элементов 6 и 7 соответственно соединены со вторыми входами элементов 4 и 5, а также являются первым и вторым выходами устройства для сигнала превышения первого числа вторым А<В и сигнала превышения первым числом второго А>В. Выходы элементов 4 и 5 соответственно подключены к первым входам элементов 6 и 7, вторые входы которых соответственно соединены с выходами элементов 2 и 1, если сравниваемые числа поступают младшим разрядом вперед, как на фиг. 1, или - со вторым и первым выходами устройства (фиг. 3), если разряды сравниваемых чисел следуют, начиная со старшего. Третьи входы элементов 1 и 2 соединены и являются входом устройства для сигнала стробирования входных данных -

а третьи входы элементов 6 и 7 соединены и являются входом устройства для сигнала сброса результатов сравнения - Сброс.The binary number comparator in the serial code contains from the first to the seventh logical elements 1, ... 7 OR-NOT. The first inputs of

elements

1 and 2 are connected to the output of element 3, the first input of which, together with the second input of element 2, is connected to the input of bit b _i of the second of the compared numbers B. The second inputs of

elements

1 and 3 are connected to the input of bit a, the first of the compared numbers A The outputs of

elements

6 and 7, respectively, are connected to the second inputs of

elements

4 and 5, and are also the first and second outputs of the device for the signal that the first number is exceeded by the second AB. The outputs of

elements

4 and 5, respectively, are connected to the first inputs of

elements

6 and 7, the second inputs of which are respectively connected to the outputs of

elements

2 and 1, if the compared numbers come in the least significant bit first, as in Fig. 1, or - with the second and first outputs of the device (Fig. 3), if the digits of the compared numbers follow, starting from the highest. The third inputs of

elements

1 and 2 are connected and are the input of the device for the input data strobe signal -

and the third inputs of

elements

6 and 7 are connected and are the input of the device for the reset signal of the comparison results - Reset.

Устройство может быть дополнено элементом 8 2ИЛИ-НЕ, входы которого соединены с первым и вторым выходами сигналов А<В и А>В устройства, а его выход являются третьим выходом устройства для сигнала равенства сравниваемых чисел А=В.The device can be supplemented with a 2OR-NOT element 8, the inputs of which are connected to the first and second outputs of the signals AB of the device, and its output is the third output of the device for the signal of equality of the compared numbers A=B.

Устройство работает следующим образом.The device works as follows.

Сравнение пар разрядов a_i и b_i одного порядка i чисел А и В поясняет следующая таблица.Comparison of pairs of bits a _i and b _i of the same order of i numbers A and B is explained in the following table.

Из таблицы видно, что признаком истинности неравенства a_i<b_iявляется единичное значение конъюнкции

а неравенства a_i>b_i -

Инверсные им логические выражения

соответствуют обратным соотношениям a_i≥b_i и a_i≤b_i, а равенство разрядов a_i=b_iможно рассматривать как случай одновременного выполнения неравенств a_i≥b_i и a_i≤b_i, представляемый логическим произведением соответствующих выражений

The table shows that the sign of the truth of the inequality a _i <b _i is the unit value of the conjunction

and inequalities a _i >b _i -

Logical expressions inverse to them

correspond to the inverse relations a _i ≥b _i and a _i ≤b _i , and the equality of bits a _i =b _i can be considered as a case of simultaneous fulfillment of the inequalities a _i ≥b _i and a _i ≤b _i , represented by the logical product of the corresponding expressions

В последовательном поразрядном сравнении чисел А и В вновь поступающие разряды a_i и b_i относительно ранее проверенных могут выступать как более старшие, так и как более младшие.In a sequential bit-by-bit comparison of the numbers A and B, the newly arriving bits a _i and b _i can be both higher and lower ones relative to the previously checked ones.

В первом случае справедливость неравенства a_i<b_i или a_i>b_iоднозначно определяет соотношение состоящих из всех проверенных разрядов частей А и В - a_ia_i-1…a₀<b_ib_i-1…b₀ или a_ia_i-1…a₀>b_ib_i-1…b₀. Истинность расширенного неравенства a_i≤b_i, обратного a_i>b_i, оставляет в силе ложность или истинность ранее установленного соотношения частей из предыдущих разрядов a_i-1…а₀<b_i-1…b₀ для всех проверенных. Неравенство a_i≥b_i, обратное a_i<b_i, также проявляет себя применительно к соотношению a_i-1…а₀>b_i-1…b₀.In the first case, the validity of the inequality a _i b _i uniquely determines the ratio of parts A and B consisting of all checked digits - a _i a _i-1 ... a ₀ b _i b _i-1 …b ₀ . The truth of the extended inequality a _i ≤b _i , inverse to a _i >b _i , leaves in force the falsity or truth of the previously established ratio of parts from the previous digits a _i-1 ... a ₀ b _i-1 …b ₀ .

Алгоритм сравнения чисел, следующих младшим разрядом вперед, описывают следующие формулы, в которых взятые в фигурные скобки неравенства представляют логические переменные, истинные и ложные значения которых соответствуют выполнению и невыполнению заключенных в скобки выражений.The algorithm for comparing numbers following the least significant digit forward is described by the following formulas, in which the inequalities in curly brackets represent logical variables, the true and false values of which correspond to the execution and failure of the expressions enclosed in brackets.

В случае следования разрядов сравниваемых чисел А и В в порядке убывания старшинства превышение одного числа другим устанавливается при первом же выполнении любого из неравенств a_i<b_i или a_i>b_i. Поэтому истинность неравенства a_i<b_i или a_i>b_iдля очередной пары разрядов сможет повлиять на общий результат только при невыполнении противонаправленного ему неравенства a_n-1…a_i+1>b_n-1…b_i+1 или a_n-1…a_i+1<b_n-1…b_i+1 для предыдущих разрядов. Логические формулы представляют это следующим образом.In the case of following the digits of the compared numbers A and B in descending order of precedence, the excess of one number by another is established at the first fulfillment of any of the inequalities a _i b _i . Therefore, the truth of the inequality a _i b _i for the next pair of digits can affect the overall result only if the opposite inequality a _n-1 ...a _i+1 >b _n-1 ...b _i+1 or a _n-1 …a _i+1 <b _n-1 …b _i+1 for previous digits. Logic formulas represent this as follows.

В схемах фиг. 1 и 3 сигналы переменных {a_i<b_i} и

и

формируют элементы 1 и 2 с помощью элемента 3, выдающего конъюнкцию инверсий сигналов a_i и b_i. Элементы 1 и 2 выполняют инверсии логических сумм конъюнкции

с сигналами a_i и b_iсоответственно, когда на входе стробирования присутствует сигнал логического нуля. При единичном уровне на входе

элементы 1 и 2 имеют нулевые логические состояния.In the diagrams of Fig. 1 and 3 variable signals {a _i <b _i } and

and

elements

1 and 2 are formed using element 3, which outputs the conjunction of inversions of signals a _i and b _i .

Elements

1 and 2 perform inversions of the logical sums of the conjunction

with signals a _i and b _i respectively, when a logical zero signal is present at the gate input. With a single

input level

elements

1 and 2 have zero logical states.

Элементы 4 и 5 формируют из выходных сигналов устройства и сигналов признаков сравнения очередной пары входных разрядов дизъюнкции и с инверсиями передают их соответственно на входы элементов 6 и 7, которые выполняют конъюнкции этих дизъюнкций, согласно следующим выражениям. Для схемы фиг. 1:Elements 4 and 5 form the next pair of disjunction input bits from the output signals of the device and the comparison signs signals and transfer them with inversions, respectively, to the inputs of elements 6 and 7, which perform conjunctions of these disjunctions, according to the following expressions. For the diagram of Fig. one:

Для схемы фиг. 3:For the diagram of Fig. 3:

Связи выходов элементов 6 и 7 со входами элементов 4 и 5 соответственно замыкают пары элементов 4, 6 и 5, 7 в кольцевые триггерные цепи, которые воспринимают сигналы логической единицы на первых входах элементов 4 и 5 как команды установки в единичное состояние, а на вторых и третьих входах элементов 6 и 7 как имеющие преимущество команды обнуления. При нулевом уровне на входе Сброс и на выходах элементов 1 и 2 триггеры на элементах 4, 6 и 5, 7 сохраняют состояния сигналов на выходах устройства, что позволяет стробировать элементы 1 и 2, то есть разрешать им выдавать сигналы Логических единиц только при нулевом уровне на входе

Это предотвращает сбои устройства, которые могли бы вызвать ложные импульсы на выходах элементов 1 и 2, возникающие из-за задержки сигнала

с выхода элемента 3 относительно входных сигналов a_i, b_i и временного сдвига между ними при одинаковом переключении их логических уровней из единичного в нулевой.The connections of the outputs of

elements

6 and 7 with the inputs of

elements

4 and 5, respectively, close the pairs of

elements

4, 6 and 5, 7 into ring trigger circuits that perceive the signals of a logical unit at the first inputs of

elements

4 and 5 as commands to set to a single state, and on the second and the third inputs of

elements

6 and 7 as having the advantage of the reset command. At a zero level at the Reset input and at the outputs of

elements

1 and 2, the triggers on

elements

4, 6 and 5, 7 save the signal states at the outputs of the device, which allows

strobe elements

1 and 2, that is, to allow them to output signals of Logic units only at zero level at the entrance

This prevents device failures that could cause false pulses at the outputs of

elements

1 and 2 due to signal delay.

from the output of element 3 relative to the input signals a _i , b _i and the time shift between them with the same switching of their logic levels from one to zero.

Временные диаграммы работы компараторов двоичных чисел в последовательном коде, поступающих младшим и старшим разрядом вперед, представляют фиг. 2 и 4 соответственно. Тонкими вертикальными линиями на них показаны временные интервалы, равные средней задержки переключений логических элементов.Timing diagrams of the operation of the comparators of binary numbers in the serial code, arriving with the least significant and most significant digits ahead, are shown in Fig. 2 and 4, respectively. Thin vertical lines on them show time intervals equal to the average switching delay of logic elements.

Сравнение каждой пары чисел А и В начинается с установки триггеров на элементах 4, 6 и 5, 7 в нулевые состояния, то есть со сброса результата предыдущего сравнения. При единичном уровне сигнала на входе Сброс выходные сигналы признаков сравнения А<В и А>В обнуляются и остаются в нулевых значениях независимо от логических уровней на входах a_i, b_i и сигналов на входе

Comparison of each pair of numbers A and B begins with setting the triggers on

elements

4, 6 and 5, 7 to zero states, that is, from resetting the result of the previous comparison. With a single signal level at the input Reset, the output signals of the comparison signs AB are reset to zero and remain at zero values, regardless of the logical levels at the inputs a _i , b _i and the signals at the input

Момент прекращения сигнала Сброс на обеих диаграммах совпадает с началом активной фазы сигнала

во время которой актуальный сигнал a_i<b_i или a_i>b_i для первоочередной пары разрядов получает возможность установить соответствующий триггер на элементах 4, 6 или 5, 7 в состояние логической единицы.The moment of signal termination Reset in both diagrams coincides with the beginning of the active phase of the signal

during which the actual signal a _i b _i for the first pair of digits gets the opportunity to set the corresponding trigger on

elements

4, 6 or 5, 7 to the state of a logical unit.

Если в результате сравнения разрядов первоочередной и следующих пар на выходах элементов 1 и 2 не появились единичные импульсы, на выходах устройства остаются логические нули.If, as a result of comparing the bits of the first and next pairs, single pulses do not appear at the outputs of elements 1 and 2, logical zeros remain at the outputs of the device.

При появлении на входах устройства пары разрядов, связанных отношением a_i<b_i или a_i>b_i его выход для соответствующего признака сравнения А<В или А>В переходит в состояние логической единицы и оно будет сохраняться для варранта на фиг. 1 до появления очередной пары в противоположном соотношении или до появления активного сигнала на входе Сброс, а на фиг. 3 его можно изменить, то есть перевести в ноль только по сигналу сброса.When a pair of bits appears at the inputs of the device, connected by the relation a _i b _i , its output for the corresponding comparison sign AB goes into the state of a logical unit and it will be stored for the warrant in Fig. 1 until the next pair appears in the opposite ratio or until an active signal appears at the Reset input, and in FIG. 3 it can be changed, that is, converted to zero only by a reset signal.

Таким образом, компаратор двоичных чисел в последовательном коде, которые следуют младшим либо старшим разрядом вперед, выполняет сравнение чисел А и В по признакам А<В, А>В и А=В, имея в своем составе четыре логических элемента 2ИЛИ-НЕ и четыре - 3ИЛИ-НЕ. Прием разрядов сравниваемых чисел синхронизирован по нулевому уровню сигнала стробирования.Thus, the comparator of binary numbers in a sequential code, which follow the least significant or most significant digit forward, compares the numbers A and B according to the features A<B, A>B and A=B, having four logical elements 2OR-NOT and four - 3OR-NOT. The reception of the digits of the compared numbers is synchronized by the zero level of the strobe signal.

Claims

Comparator of binary numbers in a serial code, containing the first and second elements, the first inputs of which are connected to the output of the third element, the second input of the first and the first input of the third elements, respectively, are connected to the inputs of the bits of the first and second compared numbers A and B, the fourth and fifth elements, the first the inputs of which are respectively connected to the outputs of the first and second elements, characterized in that it additionally contains the sixth and seventh elements, all elements of the device perform a logical OR-NOT function, the second inputs of the second and third elements are respectively connected to the inputs of the bits of the second and first compared numbers B and A, the outputs of the sixth and seventh elements, respectively, are connected to the second inputs of the fourth and fifth elements and are the first and second outputs of the device for the signal that the first number is exceeded by the second AB, and the outputs of the fourth and fifth elements are respectively connected to the first entrance m of the sixth and seventh elements, the second inputs of which are respectively connected to the outputs of the second and first elements, if the compared numbers come with the least significant digit forward, or - with the second and first outputs of the device, if the digits of the compared numbers follow, starting from the highest, the third inputs of the first and second elements are connected and are the input of the device for the input data gating signal, and the third inputs of the sixth and seventh elements are connected and are the input of the device for the reset signal of the comparison results.