RU2759002C1 - Device of parallel-sequential structure for detecting the boundaries of the range of single bits - Google Patents

Device of parallel-sequential structure for detecting the boundaries of the range of single bits Download PDF

Info

Publication number
RU2759002C1
RU2759002C1 RU2021106248A RU2021106248A RU2759002C1 RU 2759002 C1 RU2759002 C1 RU 2759002C1 RU 2021106248 A RU2021106248 A RU 2021106248A RU 2021106248 A RU2021106248 A RU 2021106248A RU 2759002 C1 RU2759002 C1 RU 2759002C1
Authority
RU
Russia
Prior art keywords
bit
bits
output
group
bus
Prior art date
Application number
RU2021106248A
Other languages
Russian (ru)
Inventor
Игорь Михайлович Ядыкин
Original Assignee
федеральное государственное автономное образовательное учреждение высшего образования "Национальный исследовательский ядерный университет МИФИ" (НИЯУ МИФИ)
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by федеральное государственное автономное образовательное учреждение высшего образования "Национальный исследовательский ядерный университет МИФИ" (НИЯУ МИФИ) filed Critical федеральное государственное автономное образовательное учреждение высшего образования "Национальный исследовательский ядерный университет МИФИ" (НИЯУ МИФИ)
Priority to RU2021106248A priority Critical patent/RU2759002C1/en
Application granted granted Critical
Publication of RU2759002C1 publication Critical patent/RU2759002C1/en

Links

Images

Classifications

    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F7/00—Methods or arrangements for processing data by operating upon the order or content of the data handled
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F7/00—Methods or arrangements for processing data by operating upon the order or content of the data handled
    • G06F7/74—Selecting or encoding within a word the position of one or more bits having a specified value, e.g. most or least significant one or zero detection, priority encoders

Landscapes

  • Engineering & Computer Science (AREA)
  • Theoretical Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • General Engineering & Computer Science (AREA)
  • General Physics & Mathematics (AREA)
  • Logic Circuits (AREA)

Abstract

FIELD: computing.SUBSTANCE: invention relates to the field of computing.EFFECT: expanding the arsenal of technical means due to the fact that the device allows detecting the right (low) bit and left (high) bit of the input N-bit binary number, which have a single value, and form at the outputs of the device the numbers of the low-order QL and high-order QM of single digits and the width range of single bits QD, in the absence of single values ​​in the digits of the input N-bit binary number at the outputs of the numbers QL and QM of the boundaries of the range and the width of the QD range, zero values ​​are set.1 cl, 2 dwg

Description

ОБЛАСТЬ ТЕХНИКИFIELD OF TECHNOLOGY

Изобретение относится к области вычислительной техники, в частности к устройствам обработки данных, и может быть использовано для построения средств автоматики и функциональных узлов систем управления, а также для обработки результатов физических экспериментов.The invention relates to the field of computer technology, in particular to data processing devices, and can be used to build automation tools and functional units of control systems, as well as to process the results of physical experiments.

ПРЕДШЕСТВУЮЩИЙ УРОВЕНЬ ТЕХНИКИPRIOR ART

Известно устройство для определения количества единиц в упорядоченном двоичном числе (RU №2522875, МПК Н03К 21/12, заявлено 24.05.2012, опубликовано 20.07.2014, Бюл. №20), содержащее буферы с тремя состояниями с прямым и инверсным входами разрешения, n разрядов входного двоичного числа, (k+1) разрядов выходного двоичного кода (k=[log2n] меньшее целое), причем буферы с тремя состояниями объединены в пирамидальную структуру, состоящую из (m-1) ступеней (m=]log2n[большее целое), и в выходной блок, содержащий к буферов с тремя состояниями с инверсным входом разрешения и к буферов с тремя состояниями с прямым входом разрешения, при этом каждая i-я ступень (i=1, …, (m-1)) содержит (2i-1) буферов с тремя состояниями с инверсным входом разрешения и 2i-1 буферов с тремя состояниями с прямым входом разрешения.There is a known device for determining the number of units in an ordered binary number (RU No. 2522875, IPC N03K 21/12, declared 05.24.2012, published 07.20.2014, Bulletin No. 20), containing buffers with three states with direct and inverse permission inputs, n bits of the input binary number, (k + 1) bits of the output binary code (k = [log 2 n] smaller integer), and buffers with three states are combined into a pyramidal structure consisting of (m-1) steps (m =] log 2 n [greater integer), and into the output block containing k buffers with three states with an inverse enable input and k buffers with three states with a direct enable input, with each i-th stage (i = 1, ..., (m-1 )) contains (2 i -1) tri-state buffers with inverse enable input and 2 i -1 tri-state buffers with direct enable input.

Недостатком данного устройства является определение количества единиц в упорядоченном двоичном числе, а не выявление диапазона единичных бит.The disadvantage of this device is the determination of the number of ones in an ordered binary number, and not the identification of the range of single bits.

Известно устройство для определения количества единиц (нулей) в двоичном числе (RU №2446442, МПК G06 F7/50, Н03К 21/00, заявлено 11.04.2011, опубликовано 27.03.2012, Бюл. №9), содержащее блок управляемой инверсии, состоящий из n-элементов «ИСКЛЮЧАЮЩЕЕ ИЛИ» (n - количество разрядов входного числа), элементы ИЛИ и модули, состоящие из элемента ИСКЛЮЧАЮЩЕЕ ИЛИ и элемента И, которые объединены в группы, состоящие из ярусов, и объединены в k-каскадов (k=]log2n[), так, что каждый i-й каскад содержит g(i)=n/2i групп (i=1, …, k), каждая группа i-го каскада разделена на j ярусов (j=1, …, i), при этом первый ярус каждой группы i-го каскада содержит i модулей, а каждый j-й ярус каждой группы i-го каскада (j=2, …, i,) содержит (i-j) модулей и элемент «ИЛИ».Known device for determining the number of ones (zeros) in a binary number (RU No. 2446442, IPC G06 F7 / 50, H03K 21/00, declared 04/11/2011, published 03/27/2012, Bull. No. 9), containing a block of controlled inversion, consisting of n-elements "EXCLUSIVE OR" (n is the number of bits of the input number), OR elements and modules consisting of an EXCLUSIVE OR element and an AND element, which are combined into groups consisting of tiers and are combined into k-cascades (k =] log 2 n [), so that each i-th cascade contains g (i) = n / 2 i groups (i = 1, ..., k), each group of the i-th cascade is divided into j tiers (j = 1, ..., i), while the first tier of each group of the i-th cascade contains i modules, and each j-th tier of each group of the i-th cascade (j = 2, ..., i,) contains (ij) modules and the element “OR ".

Недостатком данного устройства является определение только общего количества единиц (нулей) в двоичном числе, а не выявление диапазона единичных бит.The disadvantage of this device is to determine only the total number of ones (zeros) in a binary number, and not to identify the range of single bits.

Известен указатель старшей единицы (Угрюмов Е.П. Цифровая схемотехника. -СПб.: БХВ-Петербург, 2000. - 528 с, рис. 2.8 с. 50-54), содержащий группу элементов И и группу элементов запрета И с одним инверсным входом. В данном устройстве реализована цепочечная схема передачи сигнала опроса путем последовательного опроса, начиная со старшего разряда, и прекращения дальнейшего опроса при выявлении первой же единицы.Known indicator of the senior unit (Ugryumov E.P. Digital circuitry. -SPb .: BHV-Petersburg, 2000. - 528 s, Fig. 2.8 p. 50-54), containing a group of elements I and a group of elements of prohibition I with one inverse input ... This device implements a chain circuit for transmitting a polling signal by sequential polling, starting from the most significant bit, and stopping further polling when the first unit is detected.

Недостатком данного устройства является выявление только одного старшего единичного бита.The disadvantage of this device is the identification of only one high-order one bit.

Известно устройство для детектирования диапазона единичных бит (RU №2717631 С1, МПК G06F7/74, заявлено 07.11.2019, опубликовано 24.03.2020, Бюл. №9), содержащее N разрядов входной шины D - D1, D2, …, DN, N разрядов выходной шины Q - Q1, Q2, …, QN, первую группу из (N-2) элементов ИЛИ 11, 12, …, 1(N-2), вторую группу из (N-2) элементов ИЛИ 21, 22, …, 2(N-2) и группу из (N-2) элементов И 31, 32, …, 3(N-2). Причем первая группа элементов ИЛИ 11, 12, …, 1(N-2), объединенных в цепочку, формирует упорядоченную группу подряд идущих единиц в младших разрядах, вторая группа элементов ИЛИ 21, 22, …, 2(N-2) формирует упорядоченную группу единиц в старших разрядах, а в группе элементов И 31, 32, …, 3(N-2) осуществляется проверка единичных значений в одноименных разрядах упорядоченных групп единиц.A device for detecting the range of single bits is known (RU No. 2717631 C1, IPC G06F7 / 74, declared 11/07/2019, published 03/24/2020, Bull. No. 9), containing N bits of the input bus D - D1, D2, ..., DN, N bits of the output bus Q - Q1, Q2, ..., QN, the first group of (N-2) elements OR 1 1 , 1 2 , ..., 1 (N-2) , the second group of (N-2) elements OR 2 1 , 2 2 ,…, 2 (N-2) and a group of (N-2) elements I 3 1 , 3 2 ,…, 3 (N-2) . Moreover, the first group of elements OR 1 1 , 1 2 , ..., 1 (N-2) , combined into a chain, forms an ordered group of consecutive units in the lowest digits, the second group of elements OR 2 1 , 2 2 , ..., 2 (N- 2) forms an ordered group of ones in the most significant digits, and in the group of elements I 3 1 , 3 2 , ..., 3 (N-2) , the unit values are checked in the same digits of the ordered groups of ones.

Недостатком данного устройства является только выявление младшего и старшего бит диапазона единичных бит для параллельно поступающего N разрядного входного двоичного числа и заполнение диапазона единичными битами, без вычисления номеров бит.The disadvantage of this device is only the identification of the least significant and most significant bits of the range of single bits for a parallel incoming N-bit input binary number and filling the range with single bits, without calculating the bit numbers.

Наиболее близким устройством того же назначения к заявленному изобретению по совокупности признаков является, принятое за прототип, устройство для детектирования границ диапазона единичных бит (RU №2717934 С1, МПК G06F 7/74, Н03К 21/00 заявлено 19.12.2019, опубликовано 27.03.2020, Бюл. №9), содержащее N разрядную входную шину D, выходную шину QR номера младшего разряда и выходную шину QL номера старшего разряда содержащие по М разрядов, где M=]log2(N+1)[(большее целое), группу из (N-1) элементов ИЛИ 11, 12, …, 1(N-1), группу из (N-1) элементов ИЛИ-НЕ 21, 22, …, 2(N-1), первый 31 и второй 32 блоки счета младших упорядоченных единиц, а также внутреннюю шину SR сдвига вправо и внутреннюю шину SL сдвига влево, которые содержат по N разрядов.The closest device for the same purpose to the claimed invention in terms of a set of features is, taken as a prototype, a device for detecting the boundaries of the range of single bits (RU # 2717934 C1, IPC G06F 7/74, N03K 21/00 announced on 19.12.2019, published on 27.03.2020 , Bull. No. 9), containing the N-bit input bus D, the output bus QR of the least significant bit and the output QL bus of the most significant bit numbers each containing M bits, where M =] log 2 (N + 1) [(greater integer), group of (N-1) elements OR 1 1 , 1 2 , ..., 1 (N-1) , a group of (N-1) elements OR NOT 2 1 , 2 2 , ..., 2 (N-1) , the first The 3 1 and the second 3 2 count units of the least significant ordered ones, as well as the internal right shift bus SR and the internal left shift bus SL, which each contain N bits.

Недостатком данного устройства является определение границ только для параллельно поступающего N разрядного входного двоичного числа.The disadvantage of this device is the definition of boundaries only for a parallel incoming N-bit input binary number.

ЗАДАЧА ИЗОБРЕТЕНИЯOBJECT OF THE INVENTION

Задачей изобретения является выявление номера левого (старшего) единичного бита и номера правого (младшего) единичного бита во входных данных и оценка ширины диапазона.The objective of the invention is to identify the number of the left (most significant) unit bit and the number of the right (least significant) unit bit in the input data and estimate the range width.

При обработке результатов физических экспериментов устройство предназначено для выявления диапазона событий.When processing the results of physical experiments, the device is designed to identify the range of events.

Техническим результатом изобретения является расширение арсенала средств того же назначения, в части возможности выявления границ диапазона единичных бит и оценки ширины диапазона, а также фиксация номера левого (старшего) единичного бита и номера правого (младшего) единичного бита во входных данных и кода ширины диапазона.The technical result of the invention is to expand the arsenal of tools for the same purpose, in terms of the possibility of detecting the boundaries of the range of single bits and estimating the range width, as well as fixing the number of the left (high) single bit and the number of the right (low) single bit in the input data and the code of the range width.

КРАТКОЕ ОПИСАНИЕ СУЩНОСТИ ИЗОБРЕТЕНИЯBRIEF DESCRIPTION OF THE INVENTION

Указанный технический результат при осуществлении изобретения достигается тем, что устройство параллельно-последовательной структуры для детектирования границ диапазона единичных бит содержит М разрядов D1, …, DM группы входных данных из N разрядного двоичного числа, состоящего из L наборов по М разрядов в группе, где N=L*M, n разрядную выходную шину 23 номера старшего единичного разряда QM, где n=]log2(N+1)[(большее целое), n разрядную выходную шину 24 ширины диапазона QD, n разрядную выходную шину 25 номера младшего единичного разряда QL, группу из (М-1) элементов ИЛИ 11, 12, …, 1(M-1), группу из (М-1) элементов ИЛИ-НЕ 21, 22, …, 2(M-1), первый 31 и второй 32 блоки счета младших упорядоченных единиц, а также внутреннюю шину SR сдвига вправо и внутреннюю шину SL сдвига влево, которые содержат по М разрядов, внутреннюю m разрядную шину номера младшего единичного бита UL в М-разрядной группе, где m=]log2(M+1)[(большее целое), внутреннюю m разрядную шину номера старшего единичного бита UM в М-разрядной группе, внутреннюю n разрядную шину текущей разрядности числа BD,The specified technical result in the implementation of the invention is achieved in that the device of a parallel-serial structure for detecting the boundaries of the range of single bits contains M bits D1, ..., DM of a group of input data from an N-bit binary number consisting of L sets of M bits in a group, where N = L * M, n bit output bus 23 most significant unit digit of QM, where n =] log 2 (N + 1) [(greater integer), n bit output bus 24 of the QD range width, n bit output bus 25 least significant unit category QL, a group of (M-1) elements OR 1 1 , 1 2 , ..., 1 (M-1) , a group of (M-1) elements OR-NOT 2 1 , 2 2 , ..., 2 (M- 1) , the first 3 1 and the second 3 2 counting blocks of the least significant ordered ones, as well as the internal bus SR of the shift to the right and the internal bus SL of the shift to the left, which each contain M bits, the internal m bit bus of the number of the least significant unit bit of UL in the M-bit group , where m =] log 2 (M + 1) [(greater integer), internal m bit bus of the most significant single bit UM in the M-bit group, internal n-bit bus of the current number of bits BD,

элемент ИЛИ 4, первый регистр 5 текущей разрядности числа, первый триггер 6 пуска-останова TSS, второй триггер 7 единичных бит TU, первый 8 и второй 9 элементы И, первый 10 сумматор групп SMG, второй 11 сумматор старших номеров SMM, третий 12 сумматор младших номеров SML, инкрементор 13 увеличения старшего номера INC, четвертый 14 сумматор разрядности диапазона SMD, мультиплексор MX 15, выходные второй 16, третий 17 и четвертый 18 регистры, а также внешний вход 19 остановки STOP, внешний вход 20 начала работы START, внешний вход 21 тактовых сигналов С, внешний вход 22 асинхронной установки в нулевое состояние CLR, причем внешний вход С тактовых сигналов 21 и внешний вход CLR асинхронной установки в нулевое состояние 22 соединены с соответствующими входами С тактовых сигналов и входами CLR асинхронной установки в нулевое состояние первого триггера 6 пуска-останова TSS, второго триггера 7 единичных бит TU, первого регистра 5 текущей разрядности числа, выходных второго 16, третьего 17 и четвертого 18 регистров,OR element 4, the first register 5 of the current number of bits, the first trigger 6 start-stop TSS, the second trigger 7 single bits TU, the first 8 and second 9 AND elements, the first 10 adder of the SMG groups, the second 11 adder of the most significant numbers SMM, the third 12 adder minor numbers SML, incrementor 13 of increasing the major number INC, fourth 14 adder of bit range SMD, multiplexer MX 15, output second 16, third 17 and fourth 18 registers, as well as external input 19 of STOP stop, external input 20 of START, external input 21 clock signals C, external input 22 of asynchronous zeroing CLR, and external input C of clock signals 21 and external input CLR of asynchronous zeroing 22 are connected to the corresponding clock inputs C and CLR inputs of asynchronous zeroing of the first flip-flop 6 start-stop TSS, second trigger 7 unit bits of TU, first register 5 of the current number of bits, output second 16, third 17 and h Fourth 18 registers,

внешний вход 20 начала работы START соединен с входом S синхронной установки в единичное состояние первого триггера TSS пуска-останова 6,the external input 20 of the start of work START is connected to the input S of the synchronous setting in the single state of the first trigger TSS of the start-stop 6,

внешний вход 19 остановки STOP соединен с входом R синхронной установки в нулевое состояние триггера TSS пуска-останова 6, выход которого соединен с входом разрешения работы СЕ первого регистра 5 текущей разрядности числа и с первым входом первого элемента И 8, выход которого соединен с входами разрешения работы СЕ выходных второго 16 и третьего 17 регистров,external stop input 19 STOP is connected to the input R of the synchronous zero setting of the start-stop trigger TSS 6, the output of which is connected to the enable input CE of the first register 5 of the current digit size and to the first input of the first element AND 8, the output of which is connected to the enable inputs CE work of the weekend of the second 16 and third 17 registers,

причем первые (М-1) разрядов D1, D2, …, D(M-1) входной шины D, начиная с первого до (M-1)-го разрядов, соединены со вторыми входами соответствующих (М-1) элементов ИЛИ, начиная с первого до (M-1)-го элементов 11, 12, …, 1(M-1), а также соединены с первыми прямыми входами соответствующих (М-1) элементов ИЛИ-НЕ, начиная с первого до (M-1)-го элементов 21, 22, …, 2(М-1), а также все М разрядов D1, D2, …, DM входной шины D соединены с одноименными входами элемента ИЛИ 4,moreover, the first (M-1) bits D1, D2, ..., D (M-1) of the input bus D, starting from the first to the (M-1) th bits, are connected to the second inputs of the corresponding (M-1) OR elements, starting from the first to the (M-1) th elements 1 1 , 1 2 , ..., 1 (M-1) , and also connected to the first direct inputs of the corresponding (M-1) elements OR-NOT, starting from the first to ( M-1) th elements 2 1 , 2 2 , ..., 2 (M-1) , as well as all M bits D1, D2, ..., DM of the input bus D are connected to the same inputs of the OR element 4,

при этом первые входы первых (М-2) элементов ИЛИ, начиная с первого до (М-2)-го элементов 11, 12, …, 1(М-2), соединены с выходами соответствующих последующих (М-2) элементов ИЛИ, начиная со второго до (M-1)-го элементов 12, 13, …, 1(M-1), а первый вход (M-1)-го элемента ИЛИ 1(M-1) соединен с М-ым разрядом DM входной шины D,in this case, the first inputs of the first (M-2) OR elements, starting from the first to the (M-2) th elements 1 1 , 1 2 , ..., 1 (M-2) , are connected to the outputs of the corresponding subsequent (M-2) elements OR, starting from the second to the (M-1) th elements 1 2 , 1 3 , ..., 1 (M-1) , and the first input of the (M-1) th element OR 1 (M-1) is connected to M-th bit DM of the input bus D,

кроме того выходы всех (М-1) элементов ИЛИ 11, 12, …, 1(M-1) являются соответствующими одноименными (М-1) разрядами внутренней шины SR сдвига вправо, у которой старший М-ый разряд соединен с М-ым разрядом DM входной шины D, а все М разрядов шины SR сдвига вправо подключены к входам первого 31 блока счета младших упорядоченных единиц,in addition, the outputs of all (M-1) elements OR 1 1 , 1 2 , ..., 1 (M-1) are the corresponding (M-1) bits of the internal SR bus of the shift to the right, in which the most significant M-th bit is connected to M -th bit DM of the input bus D, and all M bits of the SR bus of the shift to the right are connected to the inputs of the first 3 1 block of counting the least significant ordered ones,

причем третьи инверсные входы (М-2) элементов ИЛИ-НЕ, начиная со второго до (M-1)-го элементов 22, 23, …, 2(M-1), соединены с инверсными выходами соответствующих предыдущих (М-2) элементов ИЛИ-НЕ, начиная с первого до (М-2)-го элементов 21, 22, …, 2(M-2), кроме того вторые инверсные входы всех (M-1)-го элементов ИЛИ-НЕ 21, 22, …, 2(M-1) соединены между собой, а также подключены к выходу первого элемента ИЛИ 11 из группы элементов ИЛИ 11, 12, …, 1(M-1),moreover, the third inverse inputs (M-2) of the OR-NOT elements, starting from the second to the (M-1) th elements 2 2 , 2 3 , ..., 2 (M-1) , are connected to the inverse outputs of the corresponding previous (M- 2) elements OR-NOT, starting from the first to the (M-2) th elements 2 1 , 2 2 , ..., 2 (M-2) , in addition, the second inverse inputs of all (M-1) th elements OR NOT 2 1 , 2 2 , ..., 2 (M-1) are interconnected, and also connected to the output of the first OR element 1 1 from the OR element group 1 1 , 1 2 , ..., 1 (M-1) ,

кроме того инверсные выходы всех (М-1) элементов ИЛИ-НЕ 21, 22, …, 2(M-1) являются соответствующими (М-1) разрядами внутренней шины SL сдвига влево, начиная со второго до М-го разряда, а младший первый разряд шины SL сдвига влево соединен с выходом первого элемента ИЛИ 11 из группы элементов ИЛИ 11, 12, …, 1(M-1), а все М разрядов шины SL сдвига влево подключены к входам второго 32 блока счета младших упорядоченных единиц,in addition, the inverse outputs of all (M-1) elements OR-NOT 2 1 , 2 2 , ..., 2 (M-1) are the corresponding (M-1) bits of the internal bus SL shift to the left, starting from the second to M-th bit , and the least significant first bit of the left shift SL bus is connected to the output of the first OR element 1 1 from the OR element group 1 1 , 1 2 , ..., 1 (M-1) , and all M bits of the left shift SL bus are connected to the inputs of the second 3 2 block of counting lower ordered units,

причем выходы первого 31 и второго 32 блоков счета младших упорядоченных единиц являются соответствующими m разрядами соответственно внутренней шины UM номера разряда старшего единичного бита и внутренней шины UL номера разряда младшего единичного бита в М-разрядной группе,moreover, the outputs of the first 3 1 and second 3 2 counting units of the least significant ordered ones are the corresponding m bits, respectively, of the internal bus UM of the bit number of the most significant unit bit and the internal bus UL of the bit number of the least significant unit bit in the M-bit group,

причем значение кода числа «М» подано на группу входов второго слагаемого первого 10 сумматора групп SMG, выход которого соединен с группой D-входов первого регистра 5 текущей разрядности числа, выходы которого являются соответствующими n разрядами внутренней шины текущей разрядности числа BD и соединены с группой входов первого слагаемого первого 10 сумматора групп SMG, с группой входов второго слагаемого второго 11 сумматора старших номеров SMM и с группой входов второго слагаемого третьего12 сумматора младших номеров SML,moreover, the value of the code of the number "M" is fed to the group of inputs of the second addend of the first 10 adder of groups SMG, the output of which is connected to the group of D-inputs of the first register 5 of the current number of bits, the outputs of which are the corresponding n bits of the internal bus of the current number of bits BD and are connected to the group the inputs of the first addend of the first 10 adder of SMG groups, with the group of inputs of the second addend of the second 11 adder of the highest numbers SMM and with the group of inputs of the second addend of the third12 adder of the lower numbers SML,

кроме того выход элемента ИЛИ 4 является флагом единичных бит FU и соединен со вторыми входами первого 8 и второго 9 элементов И и соединен с входом S синхронной установки в единичное состояние второго триггера 7 единичных бит TU, инверсный выход которого соединен с первым входом второго элемента И 9, выход которого соединен с адресным А входом мультиплексора MX 15 и с входом разрешения работы СЕ четвертого выходного регистра 18,in addition, the output of the OR element 4 is a flag of the unit bits FU and is connected to the second inputs of the first 8 and second 9 AND elements and is connected to the input S of the synchronous setting in the single state of the second flip-flop 7 of the unit bits TU, the inverse output of which is connected to the first input of the second AND element 9, the output of which is connected to the address A input of the MX 15 multiplexer and to the CE operation enable input of the fourth output register 18,

причем разряды внутренней шины UM номера разряда старшего единичного бита и внутренней шины UL номера разряда младшего единичного бита в М-разрядной группе соединены с соответствующими разрядами групп входов первых слагаемых соответственно второго 11 сумматора старших номеров SMM и третьего 12 сумматора младших номеров SML,moreover, the bits of the internal bus UM of the bit number of the most significant unit bit and the internal bus UL of the bit number of the least significant unit bit in the M-bit group are connected to the corresponding bits of the input groups of the first terms, respectively, of the second 11 adder of the higher numbers SMM and the third 12 adder of the lower numbers SML,

кроме того выход второго 11 сумматора старших номеров SMM соединен с группой D-входов второго выходного регистра 16 и с первой группой информационных входов инкрементора 13 увеличения старшего номера INC, у которого на второй вход увеличения подано значение логической единицы «1», а выход инкрементора 13 увеличения старшего номера INC соединен с группой прямых входов первого слагаемого четвертого 14 сумматора разрядности диапазона SMD,in addition, the output of the second 11 adder of the senior SMM numbers is connected to a group of D-inputs of the second output register 16 and to the first group of information inputs of the incrementor 13 to increase the senior INC number, in which the value of the logical unit "1" is fed to the second input of the increase, and the output of the incrementor 13 increasing the senior number INC is connected to a group of direct inputs of the first term of the fourth 14 adder of the SMD range,

причем выход третьего 12 сумматора младших номеров SML соединен с первой группой информационных входов мультиплексора MX 15 и с группой D-входов четвертого выходного регистра 18, выход которого соединен с нулевой группой информационных входов мультиплексора MX 15, выход которого соединен с группой инверсных входов второго слагаемого четвертого 14 сумматора разрядности диапазона SMD, у которого на вход переноса CI подано значение логической единицы «1», а выход четвертого 14 сумматора разрядности диапазона SMD соединен с группой D-входов третьего выходного регистра 17,moreover, the output of the third 12 adder of minor numbers SML is connected to the first group of information inputs of the MX 15 multiplexer and to a group of D-inputs of the fourth output register 18, the output of which is connected to the zero group of information inputs of the MX 15 multiplexer, the output of which is connected to a group of inverse inputs of the second term of the fourth 14 of the SMD range adder, in which the value of the logical unit "1" is applied to the CI transfer input, and the output of the fourth SMD range adder 14 is connected to a group of D-inputs of the third output register 17,

причем разряды выходов второго выходного регистра 16 являются n разрядами выходной шины 23 номера старшего единичного разряда QM, разряды выходов третьего выходного регистра 17 являются n разрядами выходной шины 24 ширины диапазона QD, разряды выходов четвертого выходного регистра 18 являются n разрядами выходной шины 25 номера младшего единичного разряда QL.moreover, the bits of the outputs of the second output register 16 are n bits of the output bus 23 of the number of the most significant unit digit of QM, the bits of the outputs of the third output register 17 are n bits of the output bus 24 of the width of the QD range, the bits of the outputs of the fourth output register 18 are n bits of the output bus 25 of the number of the least significant unit discharge QL.

КРАТКОЕ ОПИСАНИЕ ЧЕРТЕЖЕЙBRIEF DESCRIPTION OF DRAWINGS

На фиг. 1 представлена функциональная схема предлагаемого устройства параллельно-последовательной структуры для детектирования границ диапазона единичных бит при количестве разрядов М=5 входной шины D - D1, D2, …, D5(M). На фиг. 2 приведена потактовая временная диаграмма работы для тестовых примеров при количестве разрядов входного двоичного числа N=20, количестве разрядов в группе входных данных М=5 и количестве групп L=4.FIG. 1 shows a functional diagram of the proposed device of a parallel-serial structure for detecting the boundaries of the range of single bits with the number of bits M = 5 of the input bus D - D1, D2, ..., D5 (M). FIG. 2 shows a clockwise operation diagram for test examples with the number of bits of the input binary number N = 20, the number of bits in the input data group M = 5 and the number of groups L = 4.

На фиг. 1, фиг. 2 и в тексте введены следующие обозначения:FIG. 1, fig. 2 and the following designations are introduced in the text:

N - количество разрядов входного двоичного числа,N - the number of bits of the input binary number,

М - количество разрядов в группе входных данных,M is the number of bits in the input data group,

L- количество групп во входном двоичном числе, где N=M*L,L is the number of groups in the input binary number, where N = M * L,

D - N разрядная входная шина;D - N bit input bus;

D1, D2, …, D5 (DM) - двоичные разряды М-разрядной группы входной шины;D1, D2, ..., D5 (DM) - binary bits of the M-bit group of the input bus;

QL - n разрядная выходная шина номера младшего единичного разряда N разрядного двоичного числа, где n=]log2(N+1)[(большее целое);QL - n bit output bus number of the least significant unit bit of an N bit binary number, where n =] log 2 (N + 1) [(greater integer);

QD - n разрядная выходная шина ширины диапазона N разрядного двоичного числа;QD - n-bit output bus of the width of the range of an N-bit binary number;

QM - n разрядная выходная шина номера старшего единичного разряда N разрядного двоичного числа;QM - n-bit output bus of the number of the most significant unit of the N-bit binary number;

SR - М разрядная внутренняя шина сдвига вправо в сторону младших разрядов;SR - M bit internal bus of shift to the right towards the least significant bits;

SL - М разрядная внутренняя шина сдвига влево в сторону старших разрядов;SL - M bit internal shift bus to the left towards the higher bits;

UL - внутренняя m разрядная шина номера младшего единичного бита в М-разрядной группе, где m=]log2(M+1)[(большее целое);UL - internal m-bit bus of the least significant unit bit in the M-bit group, where m =] log 2 (M + 1) [(greater integer);

UM - внутренняя m разрядная шина номера старшего единичного бита в М-разрядной группе;UM - internal m-bit bus of the number of the most significant unit bit in the M-bit group;

BD - внутренняя n разрядная шина текущей разрядности числа;BD - internal n-bit bus of the current number width;

С - тактовый вход;С - clock input;

СЕ - вход разрешения работы;CE - work permit entry;

CLR - вход асинхронной установки в нулевое состояние;CLR - input of asynchronous setting to zero state;

R - вход синхронной установки в нулевое состояние;R - input of synchronous installation to zero state;

S - вход синхронной установки в единичное состояние;S - input of the synchronous installation to the single state;

START - внешний вход начала работы;START - external input for starting work;

STOP - внешний вход остановки;STOP - external stop input;

FU - флаг единичных бит;FU - single bit flag;

Т - триггер;T - trigger;

RG -регистр;RG-register;

MX - мультиплексор;MX - multiplexer;

SM - сумматор;SM - adder;

А - адресный вход мультиплексора MX;A - address input of the MX multiplexer;

CI - входной перенос сумматора;CI - input transfer of the adder;

SMG - сумматор групп;SMG - group adder;

SML- сумматор младших номеров;SML - minor numbers adder;

SMM - сумматор старших номеров;SMM - adder of major numbers;

SMD - сумматор разрядности диапазона;SMD - range adder;

INC - инкрементор увеличения старшего номера;INC - incrementor for increasing the major number;

OR - элемент ИЛИ;OR - OR element;

NOR - элемент ИЛИ-НЕ;NOR - OR-NOT element;

AND - элемент И;AND - AND element;

TSS - триггер пуска-останова;TSS - start-stop trigger;

TU - триггер единичных бит;TU - single bit flip-flop;

i - правый (младший) разряд, имеющий единичное значение, где1≤i≤М;i - right (least significant) bit having a value of one, where 1≤i≤М;

j - левый (старший) разряд, имеющий единичное значение, где i≤j, 1≤j≤M;j is the left (most significant) bit having a value of one, where i≤j, 1≤j≤M;

11, 12, …, 1(M-1) - группа из (М-1) элементов ИЛИ (OR);1 1 , 1 2 , ..., 1 (M-1) - a group of (M-1) elements OR (OR);

21, 22, …, 2(M-1) - группа из (М-1) элементов ИЛИ-НЕ (NOR);2 1 , 2 2 , ..., 2 (M-1) - a group of (M-1) elements OR NOT (NOR);

31, 32 - первый и второй блоки счета младших упорядоченных единиц;.3 1 , 3 2 - the first and second counting blocks of lower ordered units;.

4 - элемент ИЛИ (OR);4 - OR element (OR);

5 - первый регистр текущей разрядности числа;5 - the first register of the current number of digits;

6 - первый триггер пуска-останова TSS;6 - the first trigger of start-stop TSS;

7 - второй триггер единичных бит TU;7 - the second flip-flop of single bits TU;

8 - первый элемент И (AND);8 - the first element AND (AND);

9 - второй элемент И (AND);9 - the second element AND (AND);

10 - первый сумматор групп SMG;10 - the first adder of the SMG groups;

11 - второй сумматор старших номеров SMM;11 - the second adder of the senior SMM numbers;

12 - третий сумматор младших номеров SML;12 - the third adder of minor numbers SML;

13 - инкрементор увеличения старшего номера INC;13 - incrementor for increasing the senior INC number;

14 - четвертый сумматор разрядности диапазона SMD;14 - the fourth adder of the digit capacity of the SMD range;

15 - мультиплексор MX;15 - MX multiplexer;

16 - второй выходной регистр номера старшего единичного бита;16 - the second output register of the number of the most significant single bit;

17 - третий выходной регистр ширины диапазона;17 - the third output register of the range width;

18 - четвертый выходной регистр номера младшего единичного бита;18 - the fourth output register of the number of the least significant single bit;

19 - внешний вход остановки STOP;19 - external stop input STOP;

20 - внешний вход начала работы START;20 - external input of the start of work START;

21 - внешний вход тактовых сигналов С;21 - external input of clock signals C;

22 - внешний вход асинхронной установки в нулевое состояние CLR;22 - external input of the asynchronous zero state CLR;

23 - n разрядная выходная шина номера старшего единичного разряда QM;23 - n-bit output bus of the number of the most significant unit digit of QM;

24 - n разрядная выходная шина ширины диапазона QD;24 - n bit output bus of QD range width;

25 - n разрядная выходная шина номера младшего единичного разряда QL. Предлагаемое устройство параллельно-последовательной структуры для детектирования границ диапазона единичных бит содержит М разрядов D1, DM группы входных данных из N разрядного двоичного числа, состоящего из L наборов по М разрядов в группе, где N=L*M, n разрядную выходную шину 23 номера старшего единичного разряда QM, где n=]log2(N+1)[(большее целое), n разрядную выходную шину 24 ширины диапазона QD, n разрядную выходную шину 25 номера младшего единичного разряда QL, группу из (М-1) элементов ИЛИ 11, 12, …, 1(M-1), группу из (М-1) элементов ИЛИ-НЕ 21, 22, …, 2(M-1), первый 31 и второй 32 блоки счета младших упорядоченных единиц, а также внутреннюю шину SR сдвига вправо и внутреннюю шину SL сдвига влево, которые содержат по М разрядов, внутреннюю m разрядную шину номера младшего единичного бита UL, где m=]log2(M+1)[(большее целое), внутреннюю m разрядную шину номера старшего единичного бита UM в М-разрядной группе, внутреннюю n разрядную шину текущей разрядности числа BD, элемент ИЛИ 4, первый регистр 5 текущей разрядности числа, первый триггер 6 пуска-останова TSS, второй триггер 7 единичных бит TU, первый 8 и второй 9 элементы И, первый 10 сумматор групп SMG, второй 11 сумматор старших номеров SMM, третий 12 сумматор младших номеров SML, инкрементор 13 увеличения старшего номера INC, четвертый 14 сумматор разрядности диапазона SMD, мультиплексор MX 15, выходные второй 16, третий 17 и четвертый 18 регистры, а также внешний вход 19 остановки STOP, внешний вход 20 начала работы START, внешний вход 21 тактовых сигналов С, внешний вход 22 асинхронной установки в нулевое состояние CLR.25 - n bit output bus number of the least significant unit bit QL. The proposed device of a parallel-serial structure for detecting the boundaries of the range of single bits contains M bits D1, DM groups of input data from an N bit binary number, consisting of L sets of M bits in a group, where N = L * M, n bit output bus 23 numbers high-order unit QM, where n =] log 2 (N + 1) [(greater integer), n-bit output bus 24 of the QD range width, n-bit output bus 25 of the least significant unit digit of QL, a group of (M-1) elements OR 1 1 , 1 2 , ..., 1 (M-1) , a group of (M-1) elements OR NOT 2 1 , 2 2 , ..., 2 (M-1) , the first 3 1 and the second 3 2 blocks the counts of the least significant ordered ones, as well as the internal right shift bus SR and the internal left shift bus SL, which each contain M bits, the internal m bit bus of the number of the least significant unit bit of UL, where m =] log 2 (M + 1) [(greater integer ), the internal m-bit bus of the number of the most significant unit bit UM in the M-bit group, the internal n-bit bus of the current bit width number and BD, OR element 4, the first register 5 of the current number of bits, the first trigger 6 start-stop TSS, the second trigger 7 unit bits TU, the first 8 and second 9 AND elements, the first 10 adder of SMG groups, the second 11 adder of the major numbers of SMM, the third 12 adder of the minor numbers SML, the incrementor 13 of increasing the major number INC, the fourth 14 adder of the bit range SMD, the MX 15 multiplexer, the second output 16, the third 17 and the fourth 18 registers, as well as the external input 19 of the STOP stop, the external input 20 of the start of work START , external input 21 clock signals C, external input 22 asynchronous zeroing CLR.

Группа элементов ИЛИ 11, 12, …, 1(M-1) предназначена для формирования упорядоченной группы единиц (подряд идущих) в младших разрядах, начиная с первого разряда до j-го левого (старшего) единичного разряда. Группа элементов ИЛИ-НЕ 21, 22, 2(м-1) предназначена для формирования упорядоченной группы единиц в младших разрядах, начиная со второго разряда до i-го разряда (где i-й правый (младший) единичный разряд). Подсчет младших упорядоченных единиц в первом 31 и втором 32 блоках счета осуществляется соответственно с шины SR сдвига вправо и с шины SL сдвига влево.A group of OR elements 1 1 , 1 2 , ..., 1 (M-1) is designed to form an ordered group of units (consecutive) in the least significant bits, starting from the first bit to the j-th left (most significant) unit digit. The group of elements OR NOT 2 1 , 2 2 , 2 (m-1) is designed to form an ordered group of units in the least significant digits, starting from the second digit to the i-th digit (where the i-th right (least significant) one digit). The counting of the least significant ordered ones in the first 3 1 and second 3 2 counting blocks is performed from the right shift bus SR and from the left shift bus SL, respectively.

Первый триггер пуска-останова TSS 6 принимает единичное значение по фронту синхросигнала С между сигналами внешними сигналами начала работы START и остановки STOP. Флаг единичных бит FU принимает единичное значение при наличии единичных бит в М-разрядной группе входной шины D1, D2, …, DM. Первый 10 сумматор групп SMG и первый регистр текущей разрядности числа 5 образуют накапливающий сумматор и осуществляют подсчет по М разрядов групп. На четвертом 14 сумматоре разрядности диапазона SMD осуществляется вычитание номера младшего единичного разряда из текущего номера старшего единичного разряда N разрядного двоичного числа. Выходные второй 16, четвертый 18 и третий 17 регистры предназначены для фиксации номера левого (старшего) единичного бита и номера правого (младшего) единичного бита во входных данных и кода ширины диапазона.The first start-stop trigger of the TSS 6 is set to one on the edge of the clock signal C between the external signals START and stop STOP. The flag of one bits FU takes on one value when there are one bits in the M-bit group of the input bus D1, D2, ..., DM. The first 10 adder of the SMG groups and the first register of the current digit capacity of the number 5 form an accumulating adder and count the M bits of the groups. On the fourth 14 adder of the bit width of the SMD range, the number of the least significant unit digit is subtracted from the current number of the most significant unit digit of the N-bit binary number. The output second 16, fourth 18 and third 17 registers are designed to fix the number of the left (most significant) one bit and the number of the right (least significant) one bit in the input data and the code of the range width.

Причем внешний вход С тактовых сигналов 21 и внешний вход CLR асинхронной установки в нулевое состояние 22 соединены с соответствующими входами С тактовых сигналов и входами CLR асинхронной установки в нулевое состояние первого триггера 6 пуска-останова TSS, второго триггера 7 единичных бит TU, первого регистра 5 текущей разрядности числа, выходных второго 16, третьего 17 и четвертого 18 регистров.Moreover, the external input C of the clock signals 21 and the external input CLR of the asynchronous setting to the zero state 22 are connected to the corresponding inputs C of the clock signals and the inputs of the CLR of the asynchronous setting to the zero state of the first trigger 6 of the start-stop TSS, the second trigger 7 of unit bits TU, the first register 5 the current digit capacity of the number, the output of the second 16, third 17 and fourth 18 registers.

Внешний вход 20 начала работы START соединен с входом S синхронной установки в единичное состояние первого триггера TSS пуска-останова 6.The external input 20 of the start of operation START is connected to the input S of the synchronous set to one state of the first trigger TSS of the start-stop 6.

Внешний вход 19 остановки STOP соединен с входом R синхронной установки в нулевое состояние триггера TSS пуска-останова 6, выход которого соединен с входом разрешения работы СЕ первого регистра 5 текущей разрядности числа и с первым входом первого элемента И 8, выход которого соединен с входами разрешения работы СЕ выходных второго 16 и третьего 17 регистров.The external stop input 19 STOP is connected to the input R of the synchronous zeroing of the start-stop trigger TSS 6, the output of which is connected to the enable input of the CE of the first register 5 of the current digit capacity and to the first input of the first element AND 8, the output of which is connected to the enable inputs work CE output second 16 and third 17 registers.

Причем первые (М-1) разрядов D1, D2, …, D(M-1) входной шины D, начиная с первого до (M-1)-го разрядов, соединены со вторыми входами соответствующих (М-1) элементов ИЛИ, начиная с первого до (M-1)-го элементов 11, 12, …, 1(M-1), а также соединены с первыми прямыми входами соответствующих (М-1) элементов ИЛИ-НЕ, начиная с первого до (M-1)-го элементов 21, 22, …, 2(M-1). Все М разрядов D1, D2, …, DM входной шины D соединены с одноименными входами элемента ИЛИ 4.Moreover, the first (M-1) bits D1, D2, ..., D (M-1) of the input bus D, starting from the first to the (M-1) th bits, are connected to the second inputs of the corresponding (M-1) OR elements, starting from the first to the (M-1) th elements 1 1 , 1 2 , ..., 1 (M-1) , and also connected to the first direct inputs of the corresponding (M-1) elements OR-NOT, starting from the first to ( M-1) th elements 2 1 , 2 2 , ..., 2 (M-1) . All M bits D1, D2, ..., DM of the input bus D are connected to the same inputs of the OR element 4.

При этом первые входы первых (М-2) элементов ИЛИ, начиная с первого до (М-2)-го элементов 11, 12, …, 1(M-2), соединены с выходами соответствующих последующих (М-2) элементов ИЛИ, начиная со второго до (M-1)-го элементов 12, 13, …, 1(M-1), а первый вход (M-1)-го элемента ИЛИ 1(M-1) соединен с М-ым разрядом DM входной шины D.In this case, the first inputs of the first (M-2) OR elements, starting from the first to the (M-2) th elements 1 1 , 1 2 , ..., 1 (M-2) , are connected to the outputs of the corresponding subsequent (M-2) elements OR, starting from the second to the (M-1) th elements 1 2 , 1 3 , ..., 1 (M-1) , and the first input of the (M-1) th element OR 1 (M-1) is connected to The M-th bit DM of the input bus D.

Кроме того выходы всех (М-1) элементов ИЛИ 11, 12, …, 1(M-1) являются соответствующими одноименными (М-1) разрядами внутренней шины SR сдвига вправо, у которой старший М-ый разряд соединен с М-ым разрядом DM входной шины D. Все М разрядов шины SR сдвига вправо подключены к входам первого 31 блока счета младших упорядоченных единиц.In addition, the outputs of all (M-1) elements OR 1 1 , 1 2 , ..., 1 (M-1) are the corresponding (M-1) bits of the internal SR bus of the shift to the right, in which the most significant M-th bit is connected to M -th bit DM of the input bus D. All M bits of the SR bus of the shift to the right are connected to the inputs of the first 3 1 block of counting the least significant ordered ones.

Причем третьи инверсные входы (М-2) элементов ИЛИ-НЕ, начиная со второго до (M-1)-го элементов 22, 23, …, 2(M-1), соединены с инверсными выходами соответствующих предыдущих (М-2) элементов ИЛИ-НЕ, начиная с первого до (М-2)-го элементов 21, 22, …, 2(M-2). Кроме того вторые инверсные входы всех (M-1)-го элементов ИЛИ-НЕ 21, 22, …, 2(M-1) соединены между собой, а также подключены к выходу первого элемента ИЛИ 11 из группы элементов ИЛИ 11, 12, …, 1(M-1).Moreover, the third inverse inputs (M-2) of OR-NOT elements, starting from the second to (M-1) th elements 2 2 , 2 3 , ..., 2 (M-1) , are connected to the inverse outputs of the corresponding previous (M- 2) elements OR NOT, starting from the first to (M-2) th elements 2 1 , 2 2 , ..., 2 (M-2) . In addition, the second inverse inputs of all (M-1) th elements OR-NOT 2 1 , 2 2 , ..., 2 (M-1) are interconnected, and also connected to the output of the first OR 11 element from the OR 1 1 , 1 2 , ..., 1 (M-1) .

Кроме того инверсные выходы всех (М-1) элементов ИЛИ-НЕ 21, 22, …, 2(M-1) являются соответствующими (М-1) разрядами внутренней шины SL сдвига влево, начиная со второго до М-го разряда. Младший первый разряд шины SL сдвига влево соединен с выходом первого элемента ИЛИ 11 из группы элементов ИЛИ 11, 12, …, 1(M-1). Все М разрядов шины SL сдвига влево подключены к входам второго 32 блока счета младших упорядоченных единиц.In addition, the inverse outputs of all (M-1) elements OR-NOT 2 1 , 2 2 , ..., 2 (M-1) are the corresponding (M-1) bits of the internal bus SL shift to the left, starting from the second to M-th bit ... The least significant first bit of the bus SL shift to the left is connected to the output of the first element OR 1 1 from the group of elements OR 1 1 , 1 2 , ..., 1 (M-1) . All M bits of the bus SL shift to the left are connected to the inputs of the second 3 2 counting unit of lower ordered ones.

Причем выходы первого 31 и второго 32 блоков счета младших упорядоченных единиц являются соответствующими m разрядами соответственно внутренней шины UM номера разряда старшего единичного бита и внутренней шины UL номера разряда младшего единичного бита в М-разрядной группе.Moreover, the outputs of the first 3 1 and second 3 2 counting units of the least significant ordered units are the corresponding m bits, respectively, of the internal bus UM of the bit number of the most significant unit bit and the internal bus UL of the bit number of the least significant unit bit in the M-bit group.

Причем значение кода числа «М» подано на группу входов второго слагаемого первого 10 сумматора групп SMG, выход которого соединен с группой D-входов первого регистра 5 текущей разрядности числа, выходы которого являются соответствующими n разрядами внутренней шины текущей разрядности числа BD и соединены с группой входов первого слагаемого первого 10 сумматора групп SMG, с группой входов второго слагаемого второго 11 сумматора старших номеров SMM и с группой входов второго слагаемого третьего 12 сумматора младших номеров SML.Moreover, the value of the code of the number "M" is fed to the group of inputs of the second addend of the first 10 adder of SMG groups, the output of which is connected to the group of D-inputs of the first register 5 of the current number of bits, the outputs of which are the corresponding n bits of the internal bus of the current number of bits BD and are connected to the group inputs of the first addend of the first 10 adder of the SMG groups, with a group of inputs of the second addend of the second 11 adder of the higher numbers SMM and with the group of inputs of the second addend of the third adder 12 of the lower numbers SML.

Кроме того выход элемента ИЛИ 4 является флагом единичных бит FU и соединен со вторыми входами первого 8 и второго 9 элементов И и соединен с входом S синхронной установки в единичное состояние второго триггера 7 единичных бит TU, инверсный выход которого соединен с первым входом второго элемента И 9, выход которого соединен с адресным А входом мультиплексора MX 15 и с входом разрешения работы СЕ четвертого выходного регистра 18.In addition, the output of the OR element 4 is a flag of the unit bits FU and is connected to the second inputs of the first 8 and second 9 AND elements and is connected to the input S of the synchronous setting in the single state of the second flip-flop 7 of the unit bits TU, the inverse output of which is connected to the first input of the second AND element 9, the output of which is connected to the address A input of the MX 15 multiplexer and to the CE operation enable input of the fourth output register 18.

Причем разряды внутренней шины UM номера разряда старшего единичного бита и внутренней шины UL номера разряда младшего единичного бита в М-разрядной группе соединены с соответствующими разрядами групп входов первых слагаемых соответственно второго 11 сумматора старших номеров SMM и третьего 12 сумматора младших номеров SML.Moreover, the bits of the internal bus UM of the number of the most significant unit bit and the internal bus UL of the number of the lower unit bit in the M-bit group are connected to the corresponding bits of the input groups of the first terms, respectively, of the second 11 adder of the higher numbers SMM and the third 12 adder of the lower numbers SML.

Кроме того выход второго 11 сумматора старших номеров SMM соединен с группой D-входов второго выходного регистра 16 и с первой группой информационных входов инкрементора 13 увеличения старшего номера INC, у которого на второй вход увеличения подано значение логической единицы «1». Выход инкрементора 13 увеличения старшего номера INC соединен с группой прямых входов первого слагаемого четвертого 14 сумматора разрядности диапазона SMD.In addition, the output of the second 11 adder of the senior numbers SMM is connected to the group of D-inputs of the second output register 16 and to the first group of information inputs of the incrementor 13 to increase the senior number INC, in which the value of the logical unit "1" is applied to the second input of the increase. The output of the incrementor 13 increasing the senior number INC is connected to a group of direct inputs of the first term of the fourth 14 adder of the bit range SMD.

Причем выход третьего 12 сумматора младших номеров SML соединен с первой группой информационных входов мультиплексора MX 15 и с группой D-входов четвертого выходного регистра 18, выход которого соединен с нулевой группой информационных входов мультиплексора MX 15, выход которого соединен с группой инверсных входов второго слагаемого четвертого 14 сумматора разрядности диапазона SMD, у которого на вход переноса CI подано значение логической единицы «1». Выход четвертого 14 сумматора разрядности диапазона SMD соединен с группой D-входов третьего выходного регистра 17.Moreover, the output of the third 12 adder of minor numbers SML is connected to the first group of information inputs of the MX 15 multiplexer and to a group of D-inputs of the fourth output register 18, the output of which is connected to the zero group of information inputs of the MX 15 multiplexer, the output of which is connected to the group of inverse inputs of the second term of the fourth 14 of the adder of the bit width of the SMD range, in which the value of the logical unit "1" is applied to the CI transfer input. The output of the fourth 14 adder bit range SMD is connected to the group of D-inputs of the third output register 17.

Причем разряды выходов второго выходного регистра 16 являются n разрядами выходной шины 23 номера старшего единичного разряда QM, разряды выходов третьего выходного регистра 17 являются n разрядами выходной шины 24 ширины диапазона QD, разряды выходов четвертого выходного регистра 18 являются n разрядами выходной шины 25 номера младшего единичного разряда QL.Moreover, the bits of the outputs of the second output register 16 are n bits of the output bus 23 of the number of the most significant unit digit of QM, the bits of the outputs of the third output register 17 are n bits of the output bus 24 of the width of the QD range, the bits of the outputs of the fourth output register 18 are n bits of the output bus 25 of the number of the least significant unit discharge QL.

ПОДРОБНОЕ ОПИСАНИЕ СУЩНОСТИ ИЗОБРЕТЕНИЯ Принцип работы предлагаемого устройства состоит в следующем.DETAILED DESCRIPTION OF THE INVENTION The principle of operation of the proposed device is as follows.

Предлагаемое устройство позволяет детектировать правый (младший) разряд и левый (старший) разряд входного N-разрядного двоичного числа, которые имеют единичное значение, и сформировать на выходах устройства номера младшего QL и старшего QM единичных разрядов и ширину диапазона единичных бит QD. При отсутствии единичных значений в разрядах входного N-разрядного двоичного числа на выходах номеров QL и QM границ диапазона и ширины диапазона QD устанавливаются нулевые значения.The proposed device allows detecting the right (least significant) bit and left (most significant) bit of the input N-bit binary number, which have a single value, and form at the outputs of the device the numbers of the lowest QL and highest QM of single digits and the width of the range of QD single bits. In the absence of single values in the digits of the input N-bit binary number, the outputs of the numbers QL and QM of the range boundaries and the width of the QD range are set to zero values.

Входное N разрядное двоичное число без знака разбивается на L=N/M групп по М разрядов в каждой группе. Группы входных данных последовательно поступают на входы устройства, при этом М двоичных разрядов каждой из L групп параллельно поступают на соответствующие входы D1, DM устройства.The input N bit unsigned binary number is divided into L = N / M groups of M bits in each group. Groups of input data are sequentially fed to the inputs of the device, while M binary bits of each of the L groups are fed in parallel to the corresponding inputs D1, DM of the device.

Работа устройства начинается по единичному сигналу START=1 и завершается по единичному сигналу остановки STOP=1, который поступает одновременно с кодом последней L-ой группы.The operation of the device starts with a single signal START = 1 and ends with a single stop signal STOP = 1, which comes simultaneously with the code of the last L-th group.

При выявлении единичных значений в j-м (старшем) и i-м (младшем) разрядах в М-разрядной группе (где i≤j, 1≤i≤M, 1≤j≤M), в группе элементов ИЛИ 11, 12, …, 1(M-1) единичные значения последовательно передаются в сторону младших разрядов по цепочке элементов ИЛИ, начиная от левого (старшего) единичного j-го разряда до первого разряда, и соответствующие единичные значения устанавливаются на выходах элементов ИЛИ 11, …, 1j, которые далее поступают на внутреннюю шину SR сдвига вправо с первого разряда до j-го разряда.When detecting single values in the j-th (most significant) and i-th (least significant) digits in the M-bit group (where i≤j, 1≤i≤M, 1≤j≤M), in the group of elements OR 1 1 , 1 2 , ..., 1 (M-1) unit values are sequentially transmitted towards the least significant bits along the chain of OR elements, starting from the left (most significant) unit j-th bit to the first bit, and the corresponding unit values are set at the outputs of OR elements 1 1 , ..., 1 j , which are then fed to the internal right shift bus SR from the first bit to the j-th bit.

Одновременно при выявлении единичного значения в правом (младшем) i-м разряде в группе элементов ИЛИ-НЕ 21, 22, …, 2(M-1) нулевые значения в разрядах меньше выявленного правого (младшего) единичного i-го разряда преобразуются в единичные значения на выходах элементов в группе элементов ИЛИ-НЕ, начиная с первого элемента до (i-1)-го элемента ИЛИ-НЕ 21, …, 2i-1. Нулевые значения устанавливаются на выходах элементов ИЛИ-НЕ 2i, …, 2(M-1), так как единичное значение i-го разряда на элементе ИЛИ-НЕ 2i преобразуется в нулевое значение, которое далее последовательно передается в сторону старших разрядов по цепочке элементов ИЛИ-НЕ, начиная от правого (младшего) единичного i-го разряда до последнего старшего (М-1) разряда. Далее значения с выходов группы элементов ИЛИ-НЕ 21, 22, …, 2(м-1) поступают на внутреннюю шину SL сдвига влево. Также на первый разряд шины SL сдвига влево поступает значение с выхода первого элемента ИЛИ 11, которое принимает единичное значение при наличии хотя бы одного единичного бита на входной шине D группы.At the same time, when a single value is detected in the right (least significant) i-th digit in a group of elements OR-NOT 2 1 , 2 2 , ..., 2 (M-1), zero values in the digits are less than the detected right (least significant) unit i-th digit are converted into single values at the outputs of elements in a group of OR-NOT elements, starting from the first element up to the (i-1) -th element OR NOT 2 1 , ..., 2 i-1 . Zero values are set at the outputs of the OR-NOT elements 2 i , ..., 2 (M-1) , since the unit value of the i-th bit on the OR-NOT element 2 i is converted into a zero value, which is then sequentially transmitted towards the higher digits along chain of OR-NOT elements, starting from the right (least significant) unit i-th digit to the last most significant (M-1) digit. Further, the values from the outputs of the group of elements OR-NOT 2 1 , 2 2 , ..., 2 (m-1) are fed to the internal bus SL shift to the left. Also, the first bit of the left shift SL bus receives a value from the output of the first OR element 1 1 , which takes a unit value if there is at least one unit bit on the input group D bus.

Таким образом, на шине SR сдвига вправо формируются единичные значения с первого разряда до j-го разряда, сумма которых равна j, что соответствует номеру левого (старшего) единичного бита в группе. Одновременно на шине SL сдвига влево также формируются единичные значения с первого разряда до i-го разряда, сумма которых равна i, что соответствует номеру правого (младшего) единичного бита во входных данных группы.Thus, on the bus SR of shift to the right, unit values are formed from the first bit to the j-th bit, the sum of which is equal to j, which corresponds to the number of the left (most significant) one bit in the group. Simultaneously, on the left shift bus SL, unit values are also formed from the first bit to the i-th bit, the sum of which is i, which corresponds to the number of the right (least significant) unit bit in the input data of the group.

Далее значения с выходов внутренней шины SR сдвига вправо поступают на входы первого блока 31 счета младших упорядоченных единиц, а с выходов внутренней шины SL сдвига влево поступают на входы второго блока 32 счета младших упорядоченных единиц, на которых соответственно формируются номера j-го и i-го разрядов, которые далее передаются соответственно на внутренние m разрядные шины номера старшего единичного бита UM и номера младшего единичного бита UL в М-разрядной группе (где m=]log2(M+1)[(большее целое)).Further, the values from the outputs of the internal bus SR shift to the right are fed to the inputs of the first block 3 1 counts of lower ordered ones, and from the outputs of the internal bus SL shift to the left they are fed to the inputs of the second block 3 2 counts of lower ordered ones, on which the numbers of the jth and of the i-th bits, which are then transmitted respectively to the internal m-bit buses of the most significant unit bit UM and the number of the least significant unit bit UL in the M-bit group (where m =] log 2 (M + 1) [(greater integer)).

При выявлении только одного единичного значения в i-м разряде (где 1≤i≤М, при этом j=i) входной шины D группы на выходах элементов ИЛИ, начиная с первого до i-го элементов, группы элементов ИЛИ 11, …, 1i устанавливаются единичные значения, которые поступают на внутреннюю шину SR сдвига вправо. Одновременно на выходах элементов ИЛИ-НЕ, начиная с первого до (i-1)-го элементов, группы элементов ИЛИ-НЕ 21, …, 2(i-1) также устанавливаются единичные значения, которые поступают на внутреннюю шину SL сдвига влево, на первый разряд которой передается единичное значение с первого элемента ИЛИ 11. Далее значения с выходов внутренней шины SR сдвига вправо и с выходов внутренней шины SL сдвига влево поступают соответственно на первый 31 и второй 32 блоки счета младших упорядоченных единиц.If only one single value is detected in the i-th bit (where 1≤i≤М, with j = i) of the input bus D of the group at the outputs of the OR elements, starting from the first to the i-th elements, of the OR element group 1 1 , ... , 1 i are set to unity values, which are fed to the internal right shift bus SR. At the same time, at the outputs of the OR-NOT elements, starting from the first to the (i-1) -th elements, of the OR-NOT element group 2 1 , ..., 2 (i-1) , unit values are also set, which are fed to the internal SL shift to the left , to the first bit of which a single value is transmitted from the first OR element 1 1 . Further, the values from the outputs of the internal bus SR of the shift to the right and from the outputs of the internal bus SL of the shift to the left are respectively supplied to the first 3 1 and the second 3 2 counting units of lower ordered ones.

Далее в первом 31 и втором 32 блоках счета младших упорядоченных единиц формируется номер i-го разряда (при этом j=i) и передается на выходные шины QL и QR.Further, in the first 3 1 and the second 3 2 blocks of counting the lower ordered ones, the number of the i-th bit is formed (with j = i) and is transmitted to the output buses QL and QR.

При отсутствии единичных значений на входной шине D группы нулевые значения устанавливаются во всех разрядах шины SR сдвига вправо. При этом нулевое значение с первого элемента ИЛИ 11, передается на инверсные входы всех элементов ИЛИ-НЕ 21, 22, …, 2(M-1), на инверсных выходах которых также устанавливаются нулевые значения и далее нулевые значения устанавливаются во всех разрядах шины SL сдвига влево.If there are no ones on the input group D bus, zero values are set in all bits of the right shift SR bus. In this case, the zero value from the first OR element 1 1 is transmitted to the inverse inputs of all OR-NOT elements 2 1 , 2 2 , ..., 2 (M-1) , at the inverse outputs of which zero values are also set and then zero values are set in all bits of the SL bus left shift.

Одновременно на каждом такте на первом 10 сумматоре групп SMG и первом регистре текущей разрядности числа 5, которые образуют накаливающий сумматор, осуществляется подсчет по М разрядов групп.Simultaneously at each clock cycle on the first 10 adder of the SMG groups and the first register of the current digit capacity of the number 5, which form the incandescent adder, the counting of M bits of the groups is carried out.

Значения номера старшего единичного разряда с шины UM и номера младшего единичного бита UL в группе суммируются с кодом текущей разрядности числа на внутренней шине BD, с первого регистра 5 соответственно, на втором 11 сумматоре старших номеров SMM и третьем сумматоре младших номеров SML, на выходах которых формируются коды текущих номеров старшего и младшего единичных разрядов от 1-го разряда до текущей группы входного N-разрядного двоичного числа, которые по соответствующим единичным сигналам с выходов первого 8 и второго 9 элементов И записываются во второй 16 и четвертый 18 выходные регистры, выходы которых являются соответственно n разрядами выходной шины номера старшего единичного разряда QM и выходной шины номера младшего единичного разряда QL для N разрядного двоичного числа (где n=]log2(N+1)[(большее целое)).The values of the number of the most significant one bit from the UM bus and the number of the least significant single bit of UL in the group are summed up with the code of the current digit capacity of the number on the internal bus BD, from the first register 5, respectively, on the second 11 adder of the major SMM numbers and the third adder of the minor SML numbers, at the outputs of which the codes of the current numbers of the most significant and least significant unit digits from the 1st bit to the current group of the input N-bit binary number are formed, which, according to the corresponding unit signals from the outputs of the first 8 and second 9 elements AND are written into the second 16 and fourth 18 output registers, the outputs of which are respectively n bits of the output bus of the most significant unit digit QM and the output bus of the least significant unit number QL for an N bit binary number (where n =] log 2 (N + 1) [(larger integer)).

Одновременно значение текущего номера старшего единичного разряда со второго 11 сумматора старших номеров SMM увеличивается на единицу в инкременторе INC 13 и передается на группу прямых входов первого слагаемого четвертого 14 сумматора разрядности диапазона SMD. Увеличение на единицу номера старшего единичного разряда осуществляется для учета в разности разрядов границ диапазона. При выявлении младшего единичного разряда значение его номера с третьего 12 сумматора младших номеров SML поступает на первую группу мультиплексора MX 15 и при единичном значении с выхода второго элемента И 9 передается на инверсную группу входов второго слагаемого четвертого 14 сумматора разрядности диапазона SMD, на выходах которого формируется значение кода ширины диапазона единичных бит, соответствующее разности между инкрементированным значением INC номера старшего единичного разряда и значением номера младшего единичного разряда. Значение кода ширины диапазона единичных бит с выхода четвертого 14 сумматора разрядности диапазона SMD, при единичном сигнале на выходе первого элемента И 8, записывается в третий выходной регистр ширины диапазона 17, разряды выхода которого являются соответственно n разрядами выходной шины ширины диапазона QD N разрядного двоичного числа.At the same time, the value of the current number of the most significant single digit from the second 11 adder of the higher numbers SMM is increased by one in the INC 13 incrementor and is transmitted to the group of direct inputs of the first addend of the fourth 14 adder of the SMD range. Increasing the number of the most significant single digit by one is carried out to take into account the range boundaries in the difference between the digits. When the least significant single digit is detected, the value of its number from the third 12 adder of minor numbers SML is fed to the first group of the MX 15 multiplexer and, with a single value from the output of the second element AND 9, is transmitted to the inverse group of inputs of the second addend of the fourth 14 adder of the SMD range, at the outputs of which the value of the code of the width of the range of one bits corresponding to the difference between the incremented INC value of the most significant unit digit and the value of the least significant unit digit. The value of the code of the width of the range of single bits from the output of the fourth 14 adder of the width of the SMD range, with a single signal at the output of the first element AND 8, is written into the third output register of the width of the range 17, the output bits of which are respectively n bits of the output bus of the QD range width N bit binary number ...

Кроме того при выявлении единичного разряда в М-разрядной группе формируется единичное значение флага единичных бит FU=1, по которому на следующем такте второй триггер единичных бит TU устанавливается в единичное состояние TU=1. При этом на инверсном выходе второго триггера единичных бит TU устанавливается нулевое значение, по которому далее устанавливается нулевое значение на выходе второго элемента И 9. Поэтому далее на следующих тактах на выход мультиплексора MX 15 с нулевой группы входов передается значение номера младшего единичного разряда, зафиксированное на четвертом выходном регистре 18 при выявлении младшего единичного разряда в N разрядном двоичном числе.In addition, when a single bit is detected in the M-bit group, a single value of the flag of single bits FU = 1 is formed, according to which, at the next clock cycle, the second flip-flop of single bits TU is set to the single state TU = 1. At the same time, a zero value is set at the inverse output of the second flip-flop of unit bits TU, according to which a zero value is set at the output of the second AND 9 element. Therefore, further on the next clock cycles, the value of the least significant unit bit number is transmitted from the zero group of inputs to the output of the MX 15 multiplexer from the zero group of inputs. the fourth output register 18 when detecting the least significant unit digit in the N-bit binary number.

Таким образом, в предлагаемом устройстве на выходных шинах в каждом такте устанавливаются текущие значения номера старшего единичного разряда QM, номера младшего единичного разряда QL и ширины диапазона QD. По единичному сигналу остановки STOP на выходных шинах QM, QL и QD будут зафиксированы итоговые значения для входного N разрядного двоичного числа.Thus, in the proposed device on the output buses in each cycle, the current values of the most significant unit digit QM, the number of the least significant unit digit QL and the width of the QD range are set. By a single stop signal STOP on the output buses QM, QL and QD, the total values for the input N-bit binary number will be fixed.

Предлагаемое устройство работает следующим образом.The proposed device works as follows.

Перед началом работы подается сигнал на внешнем входе 22 асинхронной установки в нулевое состояние CLR, по которому в нулевые состояния устанавливаются первый триггер 6 пуска-останова TSS, второй триггер 7 единичных бит TU, первый регистр 5 текущей разрядности числа, выходные второй 16, третий 17 и четвертый 18 регистры.Before starting work, a signal is sent at the external input 22 of the asynchronous installation to the zero state CLR, according to which the first trigger 6 start-stop TSS, the second trigger 7 unit bits TU, the first register 5 of the current number of bits, the second output 16, the third 17 and the fourth is 18 registers.

Далее при единичном значении сигнала начала работы на внешнем 20 входе START=1 (такты 1 на фиг.2 при N=20, М=5, L=4) на такте 2 по фронту тактового сигнала С на внешнем входе 21 в единичное состояние устанавливается первый 6 триггер пуска-останова TSS=1.Further, with a single value of the start signal at the external input 20 START = 1 (clock 1 in Fig. 2 with N = 20, M = 5, L = 4) at clock 2 on the edge of the clock signal C at the external input 21, the single state is set first 6 start-stop trigger TSS = 1.

Далее в каждом такте 2-5, начиная с такта 2, на внешние входы устройства D1, D5(DM) параллельно поступают по М=5 разрядов последовательных L=N/M=4 групп входного N=20 разрядного двоичного числа без знака. При этом младший разряд D1 является первым (правым) разрядом каждой входной группы (на фиг. 2 показан слева). Значения с входной шины D поступают на соответствующие входы группы элементов ИЛИ 11, 12, …, 1(M-1) и группы элементов ИЛИ-НЕ 21, 22, …, 2(м-1).Further, in each cycle 2-5, starting from cycle 2, M = 5 bits of consecutive L = N / M = 4 groups of input N = 20-bit unsigned binary number are fed in parallel to the external inputs of the device D1, D5 (DM) at the external inputs of the device D1, D5 (DM). In this case, the least significant bit D1 is the first (right) bit of each input group (shown on the left in Fig. 2). The values from the input bus D are fed to the corresponding inputs of the OR element group 1 1 , 1 2 , ..., 1 (M-1) and the OR-NOT element group 2 1 , 2 2 , ..., 2 (m-1) .

При выявлении единичных значений в правом (младшем) i-м разряде и в левом (старшем) j-м разряде входной группы (где i≤j, 1≤i≤M, 1≤j≤M)„ единичные значение последовательно по цепочке передаются на выходы элементов ИЛИ в сторону младших разрядов, начиная с j-го до первого элементов ИЛИ 1j, …, 11, а также последовательно по цепочке передаются на выходы элементов ИЛИ-НЕ, начиная с первого до (i-1)-го элементов ИЛИ 21, …, 2(i-1).When single values are detected in the right (least significant) i-th bit and in the left (most significant) j-th bit of the input group (where i≤j, 1≤i≤M, 1≤j≤M) „single values are sequentially transmitted along the chain to the outputs of OR elements in the direction of the least significant bits, starting from the j-th to the first OR elements 1 j , ..., 1 1 , and also sequentially along the chain are transmitted to the outputs of the OR-NOT elements, starting from the first to the (i-1) -th elements OR 2 1 , ..., 2 (i-1) .

На фиг. 2 приведены два тестовых примера. На фиг. 2 в скобках указано представление значений в двоичном коде (2) или десятичном коде (10), а выходы триггеров TSS и TU, флага единичных бит FU и логических элементов 4, 8 и 9 приведены в виде временной диаграммы.FIG. 2 shows two test cases. FIG. 2, the representation of values in binary code (2) or decimal code (10) is indicated in brackets, and the outputs of the TSS and TU flip-flops, the FU bit flag and logic gates 4, 8 and 9 are shown in the form of a timing diagram.

В тесте №1 в такте 2 на входы D1, D5 поступает первая группа 00110, для которой соответствующие единичные значения последовательно устанавливаются на выходах группы элементов ИЛИ 11, …, 14 и группы элементов ИЛИ-НЕ 21, …, 24, которые далее поступают на разряды шин соответственно сдвига вправо SR и сдвига влево SL. При этом в младших разрядах (на фиг. 2 слева - направо) будет установлено на шине сдвига вправо SR четыре единичных разряда SR=11110 и на шине сдвига влево SL три единичных разряда SL=11100. Подсчет единиц осуществляется соответственно в первом 31 и втором 32 блоках счета младших упорядоченных единиц, и формируются коды номеров границ единичных бит, которые передаются на соответствующие внутренние шины номеров разрядов - соответственно старший разряд UM=4 (j=4) и младший разряд UL=3 (i=3), которые поступают на входы первых слагаемых соответственно второго 11 сумматора старших номеров SMM и третьего 12 сумматора младших номеров SML. Так как на первом регистре текущей разрядности числа 5 установлено нулевое значение BD=0, то значения номеров с внутренних шин UM=4 и UL=3 передаются без изменений на выходы второго 11 сумматора старших номеров SMM=4 и третьего 12 сумматора младших номеров SML=3.In test # 1, in step 2, the first group 00110 arrives at the inputs D1, D5, for which the corresponding single values are sequentially set at the outputs of the OR 1 1 , ..., 1 4 element group and the OR-NOT element group 2 1 , ..., 2 4 , which then go to the bits of the buses, respectively, shift to the right SR and shift to the left SL. In this case, in the least significant bits (in Fig. 2 from left to right), four unit bits SR = 11110 will be set on the right shift bus SR and three unit bits SL = 11100 on the left shift bus SL. The counting of ones is carried out, respectively, in the first 3 1 and second 3 2 blocks of counting the lower ordered ones, and the codes of the numbers of the boundaries of single bits are formed, which are transmitted to the corresponding internal buses of the numbers of bits - respectively, the most significant bit UM = 4 (j = 4) and the least significant bit UL = 3 (i = 3), which are fed to the inputs of the first terms, respectively, of the second 11 adder of the major numbers SMM and the third adder 12 of the lower numbers SML. Since the first register of the current digit capacity of the number 5 is set to zero value BD = 0, the values of the numbers from the internal buses UM = 4 and UL = 3 are transmitted unchanged to the outputs of the second 11 adder of the major numbers SMM = 4 and the third 12 adder of the lower numbers SML = 3.

Далее код номера старшего разряда SMM=4 в инкременторе 13 увеличивается INC=5 и передается на группу прямых входов первого слагаемого четвертого 14 сумматора разрядности диапазона SMD. Кроме того единичное значение установлено на выходе элемента ИЛИ 4 (флаг FU=1) и далее на выходе первого элемента И 8, так как в единичное состояние также установлен первый триггер 6 пуска-останова TSS=1. На выходе второго элемента И 9 также установлено единичное значение, так как в нулевое состояние установлен второй триггер 7 единичных бит TU=0 и в единичное состояние его инверсный выход. Поэтому через первую группу входов мультиплексора MX 15 код номера младшего разряда с выхода третьего сумматора SML=3 передается на группу инверсных входов второго слагаемого четвертого 14 сумматора разрядности диапазона SMD, у которого код логической единицы «1» установлен на входе переноса CI=1. Поэтому на выходе четвертого 14 сумматора разрядности диапазона SMD формируется код разности SMD=2 соответствующий ширине единичного диапазона в первой группе.Further, the code of the number of the most significant bit SMM = 4 in the incrementor 13 increases INC = 5 and is transmitted to the group of direct inputs of the first term of the fourth 14 adder of the SMD range. In addition, a single value is set at the output of the OR gate 4 (flag FU = 1) and then at the output of the first AND gate 8, since the first trigger 6 of the start-stop TSS = 1 is also set to the single state. The output of the second element And 9 is also set to a unit value, since the second flip-flop 7 unit bits TU = 0 is set to the zero state and its inverse output is set to the unit state. Therefore, through the first group of inputs of the MX 15 multiplexer, the code of the least significant bit number from the output of the third adder SML = 3 is transmitted to the group of inverse inputs of the second addend of the fourth 14 adder of the SMD range, in which the logical unit code "1" is set at the carry input CI = 1. Therefore, at the output of the fourth 14 adder of the digit capacity of the SMD range, a difference code SMD = 2 is generated corresponding to the width of the unit range in the first group.

В такте 3 по фронту синхросигнала С, при единичных значениях на выходах первого элемента И 8 и второго элемента И 9 установленных в такте 2, осуществляется запись соответствующих значений номеров старшего SMM=4 и младшего SML=3 единичных разрядов и ширины диапазона SMD=2 в выходные второй 16, четвертый 18 и третий 17 регистры соответственно, и передача этих значений на выходные шины: QM=4, QL=3, QD=2. Также в такте 3 по фронту синхросигнала в единичное состояние переключается второй триггер 7 единичных бит TU=1 и формируется нулевое значение на инверсном выходе. Кроме того осуществляется суммирование кода «М=5» на первом сумматоре 10 и запись суммарного кода «М=5» в первый регистр текущей разрядности числа 5. Поэтому на внутренней шине BD текущей разрядности числа формируется код BD=5.In step 3 on the edge of the clock signal C, with unit values at the outputs of the first element AND 8 and the second element And 9 set in step 2, the corresponding values \ u200b \ u200bof the numbers of the senior SMM = 4 and the lowest SML = 3 unit digits and the width of the range SMD = 2 are recorded. output second 16, fourth 18 and third 17 registers, respectively, and the transfer of these values to the output buses: QM = 4, QL = 3, QD = 2. Also, in cycle 3, on the edge of the clock signal, the second flip-flop 7 single bits TU = 1 is switched to the single state and a zero value is formed at the inverse output. In addition, the code "M = 5" is added up on the first adder 10 and the total code "M = 5" is written into the first register of the current number of bits 5. Therefore, the code BD = 5 is generated on the internal bus BD of the current number of bits.

Одновременно в такте 3 теста №1 на фиг. 2 на входы D1, D5 поступает код второй группы 01000, в которой содержится только одно единичное значение во втором разряде (D2=1). При этом детектируются младший i=2 и старший j=2 единичные разряды, для которых формируются соответствующие значения по единичных на шинах сдвига вправо SR=11000 и сдвига влево SL=11000, по которым соответственно в первом 31 и втором 32 блоках счета младших упорядоченных единиц формируются коды номеров границ единичных бит UM=2 (j=2) и младший разряд UL=2 (i=2), которые далее суммируются во втором 11 и третьем 12 сумматорах с кодом на внутренней шине BD=5 и формируются коды SMM=7 и SML=7. Но так как на выходе второго элемента И 9 установлено нулевое значение, то мультиплексор MX 15 передает на выход значение кода QL=3 младшего разряда с выхода четвертого выходного регистра, установленного при детектировании первой группы, который вычитается из инкрементированного номера старшего разряда INC=8. Поэтому на выходе четвертого 14 сумматора разрядности диапазона SMD формируется код SMD=5 - разность между старшим единичным разрядом во второй группе и младшим единичным разрядом в первой группе.Simultaneously, in step 3 of test No. 1 in FIG. 2 to inputs D1, D5 the code of the second group 01000 is received, which contains only one single value in the second bit (D2 = 1). In this case, the least significant i = 2 and the most significant j = 2 unit digits are detected, for which the corresponding values are formed by the ones on the shift buses to the right SR = 11000 and shift to the left SL = 11000, along which, respectively, in the first 3 1 and the second 3 2 blocks of counting the lower ones of ordered units, the codes of the boundaries of the single bits UM = 2 (j = 2) and the least significant bit UL = 2 (i = 2) are formed, which are then summed up in the second 11 and third 12 adders with the code on the internal bus BD = 5 and the SMM codes are formed = 7 and SML = 7. But since the output of the second element And 9 is set to zero, the MX 15 multiplexer transmits to the output the value of the code QL = 3 of the least significant bit from the output of the fourth output register set when the first group was detected, which is subtracted from the incremented number of the most significant bit INC = 8. Therefore, at the output of the fourth 14 adder of the bit width of the SMD range, the code SMD = 5 is formed - the difference between the most significant unit bit in the second group and the least significant unit digit in the first group.

В такте 4 по фронту синхросигнала С, при единичном значении на выходе первого элемента И 8 установленного в такте 3, осуществляется запись соответствующих текущих значений номера старшего единичного разряда SMM=7 и ширины диапазона SMD=5 в выходные второй 16 и третий 17 регистры соответственно, и передача этих значений на выходные шины: QM=7, QD=5. Значение кода QL=3 номера младшего разряда в четвертом выходном регистре 18 сохраняется, так как нулевое значение установлено на входе разрешения работы СЕ с выхода второго элемента И 9. Кроме того осуществляется суммирование кода «М=5» на первом сумматоре 10 и запись суммарного кода «М=10» в первый регистр текущей разрядности числа 5. Поэтому на внутренней шине BD текущей разрядности числа формируется код BD=10.In step 4 on the edge of the clock signal C, with a unit value at the output of the first element AND 8 set in step 3, the corresponding current values of the number of the most significant single digit SMM = 7 and the width of the SMD range = 5 are written into the second output registers 16 and the third 17, respectively, and transferring these values to the output buses: QM = 7, QD = 5. The value of the code QL = 3 of the number of the least significant bit in the fourth output register 18 is saved, since the zero value is set at the input of the CE operation permission from the output of the second element AND 9. In addition, the code "M = 5" is added to the first adder 10 and the total code is written "M = 10" into the first register of the current digit capacity of the number 5. Therefore, the code BD = 10 is generated on the internal bus BD of the current digit capacity.

Одновременно в такте 4 теста №1 на фиг. 2 на входы D1, D5 поступает код третьей группы 01100, в которой содержатся единичные значения во втором и третьем разрядах (D2=1, D3=1). Далее на шинах сдвига формируются коды сдвига вправо SR=111000 и сдвига влево SL=11000, для которых формируются коды границ единичных бит старшего UM=3 (j=3) и младшего UL=2 (i=2) разрядов, которые далее суммируются во втором 11 и третьем 12 сумматорах с кодом BD=10 и формируются коды SMM=13 и SML=12. Но так как на выходе второго элемента И 9 установлено нулевое значение, то мультиплексор MX 15 передает на выход значение кода QL=3 младшего разряда с выхода четвертого выходного регистра, который вычитается из инкрементированного номера старшего разряда INC=14. Поэтому на выходе четвертого 14 сумматора разрядности диапазона SMD формируется код SMD=11 - разность между старшим единичным разрядом в третьей группе и младшим единичным разрядом в первой группе.Simultaneously, in step 4 of test No. 1 in FIG. 2, the third group code 01100 arrives at inputs D1, D5, which contains single values in the second and third digits (D2 = 1, D3 = 1). Further, on the shift buses, the codes of the shift to the right SR = 111000 and shift to the left SL = 11000 are formed, for which the codes of the boundaries of the single bits of the upper UM = 3 (j = 3) and the lower UL = 2 (i = 2) bits are formed, which are then summed up in the second 11 and the third 12 adders with the code BD = 10 and the codes SMM = 13 and SML = 12 are formed. But since the output of the second element And 9 is set to zero, the MX 15 multiplexer transmits to the output the value of the code QL = 3 of the least significant bit from the output of the fourth output register, which is subtracted from the incremental number of the most significant bit INC = 14. Therefore, at the output of the fourth 14 adder of the bit width of the SMD range, the code SMD = 11 is formed - the difference between the most significant unit digit in the third group and the least significant unit digit in the first group.

В такте 5 по фронту синхросигнала С, при единичном значении на выходе первого элемента И 8 установленном в такте 4, осуществляется запись соответствующих значений номера старшего единичного разряда SMM=13 и ширины диапазона SMD=11 в выходные второй 16 и третий 17 регистры соответственно, и передача значений на выходные шины: QM=13, QD=11. Кроме того осуществляется суммирование кода «М=5» на первом сумматоре 10 и на внутренней шине BD текущей разрядности числа формируется код BD=15.In step 5 on the edge of the clock signal C, with a unit value at the output of the first element AND 8 set in step 4, the corresponding values of the number of the most significant unit bit SMM = 13 and the width of the range SMD = 11 are written into the second output registers 16 and the third 17, respectively, and transmission of values to output buses: QM = 13, QD = 11. In addition, the code "M = 5" is summed up on the first adder 10 and the code BD = 15 is generated on the internal bus BD of the current number of bits.

Одновременно в такте 5 теста №1 на фиг. 2 на входы D1, D5 поступает код четвертой группы 00010, в которой содержится только одно единичное значение в четвертом разряде (D4=1). Далее аналогично на шинах сдвига формируются коды сдвига вправо SR=11110 и сдвига влево SL=11110, для которых формируются коды границ единичных бит старшего UM=4 (j=4) и младшего UL=4 (i=4), разрядов, которые далее суммируются во втором 11 и третьем 12 сумматорах с кодом BD=15 и формируются коды SMM=19 и SML=19. Но значение кода SML=19 с выхода третьего сумматора младших номеров SML не передается через мультиплексор MX 15, так как на выходе второго элемента И 9 установлено нулевое значение, а передается код QL=3 с выхода четвертого выходного регистра 18. Поэтому на выходе четвертого 14 сумматора разрядности диапазона SMD формируется код SMD=17.Simultaneously, in step 5 of test No. 1 in FIG. 2 the inputs D1, D5 receive the code of the fourth group 00010, which contains only one single value in the fourth bit (D4 = 1). Further, similarly on the shift buses, the codes for the shift to the right SR = 11110 and shift to the left SL = 11110 are formed, for which the codes of the boundaries of the single bits of the upper UM = 4 (j = 4) and the lower UL = 4 (i = 4) bits, which are further are summed up in the second 11 and third 12 adders with the BD = 15 code and the SMM = 19 and SML = 19 codes are formed. But the value of the code SML = 19 from the output of the third adder of minor numbers SML is not transmitted through the MX 15 multiplexer, since the output of the second element And 9 is set to zero, and the code QL = 3 is transmitted from the output of the fourth output register 18. Therefore, at the output of the fourth 14 of the adder of the digit capacity of the SMD range, the SMD code = 17 is formed.

Кроме того в такте 5 также поступает единичное значение сигнала по внешнему 19 входу остановки STOP=1.In addition, in step 5, a single signal value is also received at the external 19 stop input STOP = 1.

В такте 6 по фронту синхросигнала С, при единичном значении на выходе первого элемента И 8 установленному в такте 5, осуществляется запись соответствующих значений номера старшего единичного разряда SMM=19 и ширины диапазона SMD=17 в выходные второй 16 и третий 17 регистры соответственно, и передача значений на выходные шины: QM=19, QD=17. Кроме того осуществляется суммирование кода «М=5» на первом сумматоре 10 и на внутренней шине BD текущей разрядности числа формируется код BD=20. Одновременно по сигналу STOP=1 в нулевое состояние переключается первый 6 триггер пуска-останова TSS=0.In step 6 on the edge of the clock signal C, with a unit value at the output of the first element AND 8 set in step 5, the corresponding values of the number of the most significant unit bit SMM = 19 and the width of the range SMD = 17 are written into the second output registers 16 and the third 17, respectively, and transmission of values to output buses: QM = 19, QD = 17. In addition, the code "M = 5" is summed up on the first adder 10 and the code BD = 20 is generated on the internal bus BD of the current number of bits. At the same time, on the signal STOP = 1, the first 6 start-stop trigger TSS = 0 is switched to the zero state.

Таким образом, для теста №1 на выходных шинах устройства будут установлены коды границ единичных разрядов и ширины диапазона: QM=19, QD=17, QL=3.Thus, for test # 1 on the output buses of the device, the codes for the boundaries of single digits and the range width will be set: QM = 19, QD = 17, QL = 3.

Для теста №2, аналогично как в тесте №1, в такте 1 перед началом работы подают сигналы CLR и START=1.For test # 2, similarly to test # 1, in step 1, before starting work, signals CLR and START = 1 are given.

В тесте №2 в такте 2 на входы D1, D5 поступает первая группа 00000, в которой отсутствуют единичные значения, при этом i=0 и j=0. Поэтому нулевые значения устанавливаются на выходах всех элементов ИЛИ 11, …, 14 и всех элементов ИЛИ-НЕ 21, …, 24. Далее нулевые значения устанавливаются во всех разрядах шины сдвига вправо SR=00000 и шины сдвига влево SL=00000, при этом на шине SL сдвига влево нулевой код устанавливается за счет двойной инверсии нулевого значения с выхода первого элемента ИЛИ 11. Поэтому в первом 31 и втором 32 блоках счета младших упорядоченных единиц формируются нулевые коды - соответственно UM=0 (j=0) и яд UL=0 (i=0). Далее нулевые коды формируются на выходах второго 11 сумматора SMM=0 и третьего 12 сумматора SML=0. На выходе инкрементора 13 формируется код INC=1 и на выходе четвертого 14 сумматора разрядности диапазона код SMD=1. Кроме того нулевое значение FU=0 установлено на выходе элемента ИЛИ 4, так как нет единичных бит во входной группе, и поэтому далее нулевые значения формируются на выходе первого элемента И 8 и на выходе второго элемента И 9. Поэтому в такте 3 по фронту синхросигнала С не выполняется запись в выходные второй 16, четвертый 18 и третий 17 регистры. Поэтому на выходных шинах сохраняются нулевые значения - QM=0, QL=0, QD=0.In test # 2, in clock cycle 2, the first group 00000 arrives at inputs D1, D5, in which there are no single values, while i = 0 and j = 0. Therefore, zero values are set at the outputs of all elements OR 1 1 , ..., 1 4 and all elements OR NOT 2 1 , ..., 2 4 . Further, the zero values are set in all bits of the right shift bus SR = 00000 and the left shift bus SL = 00000, while on the left shift bus SL the zero code is set due to the double inversion of the zero value from the output of the first OR element 1 1 . Therefore, in the first 3 1 and the second 3 2 blocks of counting lower ordered ones, zero codes are formed - respectively, UM = 0 (j = 0) and poison UL = 0 (i = 0). Further, zero codes are formed at the outputs of the second 11 adder SMM = 0 and the third adder 12 SML = 0. At the output of the incrementor 13, the INC = 1 code is formed, and at the output of the fourth adder 14 of the bit range, the SMD code = 1. In addition, the zero value FU = 0 is set at the output of the OR gate 4, since there are no single bits in the input group, and therefore, further zero values are formed at the output of the first AND gate 8 and at the output of the second AND gate 9. Therefore, in step 3 on the edge of the clock signal With no writes to the output second 16, fourth 18 and third 17 registers. Therefore, zero values are stored on the output buses - QM = 0, QL = 0, QD = 0.

В такте 3 теста №2 на фиг. 2 на входы D1, D5 поступает код второй группы 01101, в которой содержится три единичных бита (D2=1, D3=1, D5=1). При этом детектируются единичные разряды i=2 и j=5 для которых формируются соответствующие значения на шинах сдвига вправо SR=11111 и сдвига влево SL=11000, для которых соответственно в первом 31 и втором 32 блоках счета младших упорядоченных единиц и формируются коды номеров границ единичных бит - старшего UM=5 (j=5) и младшего UL=2 (i=2) разрядов, которые далее суммируются во втором 11 и третьем 12 сумматорах с кодом BD=5 и формируются коды SMM=10 и SML=7. Кроме того единичное значение FU=1 установлено на выходе элемента ИЛИ 4 и далее на выходе элемента И 8, поэтому через мультиплексор MX 15 код номера младшего разряда с выхода третьего сумматора SML=7 передается на группу инверсных входов второго слагаемого четвертого 14 сумматора разрядности диапазона SMD, а на группу прямых входов первого слагаемого код INC=11 и на выходе четвертого 14 сумматора формируется код SMD=4 соответствующий разности - ширине единичного диапазона во второй группе.In step 3 of test No. 2 in FIG. 2, the code of the second group 01101, which contains three single bits (D2 = 1, D3 = 1, D5 = 1), arrives at inputs D1, D5. In this case, unit digits i = 2 and j = 5 are detected for which the corresponding values are formed on the buses of shift to the right SR = 11111 and shift to the left SL = 11000, for which, respectively, in the first 3 1 and second 3 2 blocks of counting lower ordered ones and the codes numbers of the boundaries of single bits - the upper UM = 5 (j = 5) and the lower UL = 2 (i = 2) bits, which are then summed up in the second 11 and third 12 adders with the BD = 5 code and the SMM = 10 and SML = codes are formed 7. In addition, the unit value FU = 1 is set at the output of the OR element 4 and further at the output of the AND element 8, therefore, through the MX 15 multiplexer, the code of the least significant bit number from the output of the third adder SML = 7 is transmitted to the group of inverse inputs of the second addend of the fourth 14 adder of the SMD range , and on the group of direct inputs of the first term the code INC = 11 and at the output of the fourth adder 14 the code SMD = 4 is formed corresponding to the difference - the width of the unit range in the second group.

В такте 4 теста №2 по фронту синхросигнала С, при единичных значениях на выходах первого элемента И 8 и второго элемента И 9 установленных в такте 3, осуществляется запись соответствующих значений номеров старшего SMM=10 и младшего SML=7 единичных разрядов и ширины диапазона SMD=4 в выходные второй 16, четвертый 18 и третий 17 регистры соответственно, и передача значений на выходные шины: QM=10, QL=7, QD=4. Также по фронту синхросигнала при FU=1 в единичное состояние переключается второй триггер 7 единичных бит TU=1 и нулевое значение устанавливается на инверсном выходе. Кроме того осуществляется суммирование кода «М=5» на первом сумматоре 10 и запись суммарного кода «М=10» в первый регистр текущей разрядности числа 5. Поэтому на внутренней шине BD текущей разрядности числа формируется код BD=10.In step 4 of test No. 2 on the edge of the sync signal C, with unit values at the outputs of the first element And 8 and the second element And 9 set in step 3, the corresponding values of the numbers of the senior SMM = 10 and the least significant SML = 7 single digits and the width of the SMD range are recorded = 4 to the output second 16, fourth 18 and third 17 registers, respectively, and transferring values to the output buses: QM = 10, QL = 7, QD = 4. Also, on the edge of the sync signal at FU = 1, the second flip-flop 7 single bits TU = 1 is switched to the unit state and the zero value is set at the inverse output. In addition, the code "M = 5" is added up on the first adder 10 and the total code "M = 10" is written into the first register of the current number of bits 5. Therefore, the code BD = 10 is generated on the internal bus BD of the current number of bits.

Одновременно в такте 4 теста №2 на фиг. 2 на входы D1, D5 поступает код третьей группы 11010, в которой содержится три единичных бита (D1=1, D2=1, D4=1). При этом детектируются младший i=1 и старший j=4 единичные разряды, для которых формируются соответствующие значения на шинах сдвига вправо SR=11110 и сдвига влево SL=10000, для которых соответственно в первом 3i и втором Зг блоках счета младших упорядоченных единиц и формируются коды номеров границ единичных бит старшего UM=4 (j=4) и младшего UL=1 (i=1) разрядов, которые далее суммируются во втором 11 и третьем 12 сумматорах с кодом BD=10 и формируются коды SMM=14 и SML=11. Но так как на выходе второго элемента И 9 установлено нулевое значение, то мультиплексор MX 15 передает на выход значение кода QL=7 младшего единичного разряда с выхода четвертого 18 выходного регистра, установленного при детектировании второй группы, который вычитается из инкрементированного номера старшего разряда INC=15. Поэтому на выходе четвертого 14 сумматора разрядности диапазона SMD формируется код SMD=8 - разность между старшим единичным разрядом в третьей группе и младшим единичным разрядом во второй группе.Simultaneously, in step 4 of test No. 2 in FIG. 2, the code of the third group 11010 is received at the inputs D1, D5, which contains three unit bits (D1 = 1, D2 = 1, D4 = 1). In this case, the least significant i = 1 and the most significant j = 4 unit digits are detected, for which the corresponding values are formed on the shift buses to the right SR = 11110 and shift to the left SL = 10000, for which, respectively, in the first 3i and codes of numbers of boundaries of single bits of the upper UM = 4 (j = 4) and lower UL = 1 (i = 1) digits, which are then summed up in the second 11 and third 12 adders with the BD = 10 code and the SMM = 14 and SML = codes are formed eleven. But since the output of the second element And 9 is set to zero, the MX 15 multiplexer transmits to the output the value of the code QL = 7 of the least significant unit bit from the output of the fourth 18 of the output register set when the second group is detected, which is subtracted from the incremental number of the most significant bit INC = 15. Therefore, at the output of the fourth 14 adder of the SMD range, the code SMD = 8 is formed - the difference between the most significant unit digit in the third group and the least significant unit digit in the second group.

В такте 5 по фронту синхросигнала С, при единичном значении на выходе первого элемента И 8 установленному в такте 3, осуществляется запись соответствующих значений номера старшего единичного разряда SMM=14 и ширины диапазона SMD=8 во второй 16 и третий 17 выходные регистры соответственно, и передача значений на выходные шины: QM=14, QD=8. Значение кода QL=7 номера младшего разряда в четвертом выходном регистре 18 сохраняется, так как нулевое значение установлено на входе разрешения работы СЕ с выхода второго элемента И 9.In step 5 on the edge of the clock signal C, with a unit value at the output of the first element AND 8 set in step 3, the corresponding values of the number of the most significant unit bit SMM = 14 and the width of the range SMD = 8 are written into the second 16 and third 17 output registers, respectively, and transmission of values to output buses: QM = 14, QD = 8. The value of the code QL = 7 of the number of the least significant bit in the fourth output register 18 is saved, since the zero value is set at the input of the CE operation permission from the output of the second element And 9.

Одновременно в такте 5 теста №2 на фиг. 2 на входы D1, D5 поступает код четвертой группы 00000, в которой отсутствуют единичные значения, при этом i=0 и j=0. Поэтому формируются нулевые коды - соответственно UM=0 (j=0) и яд UL=0 (i=0). Далее так как на внутренней шине BD=10, то формируются соответствующие коды на выходах второго 11 сумматора SMM=15 и третьего 12 сумматора SML=15, а на выходе инкрементора 15 INC=16 и далее на выходе четвертого 14 сумматора разрядности диапазона SMD формируется код SMD=8. Кроме того нулевое значение флага FU=0 установлено на выходе элемента ИЛИ 4, так как нет единичных бит во входной группе, и далее нулевые значения формируются на выходе первого элемента И 8 и на выходе второго элемента И 9. Поэтому в такте 6 по фронту синхросигнала С не выполняется запись в выходные второй 16, четвертый 18 и третий 17 регистры. Поэтому на выходных шинах сохраняются предыдущие значения - QM=14, QL=7, QD=8.Simultaneously, in step 5 of test No. 2 in FIG. 2, the code of the fourth group 00000 arrives at inputs D1, D5, in which there are no single values, while i = 0 and j = 0. Therefore, zero codes are formed - respectively, UM = 0 (j = 0) and poison UL = 0 (i = 0). Further, since BD = 10 on the internal bus, the corresponding codes are formed at the outputs of the second 11 adder SMM = 15 and the third 12 adder SML = 15, and at the output of the incrementor 15 INC = 16 and then at the output of the fourth 14 adder of the SMD range, a code is generated SMD = 8. In addition, the zero value of the flag FU = 0 is set at the output of the OR element 4, since there are no single bits in the input group, and then zero values are formed at the output of the first AND element 8 and at the output of the second AND element 9. Therefore, in step 6 on the edge of the clock signal With no writes to the output second 16, fourth 18 and third 17 registers. Therefore, the previous values are retained on the output buses - QM = 14, QL = 7, QD = 8.

Таким образом, для теста №2 на выходных шинах устройства будут установлены коды границ единичных разрядов и ширины диапазона: QM=14, QL=7, QD=8.Thus, for test # 2 on the output buses of the device, the codes for the boundaries of single digits and the range width will be set: QM = 14, QL = 7, QD = 8.

Вышеизложенные сведения позволяют сделать вывод, что предлагаемое устройство решает поставленную задачу выявления границ диапазона единичных бит и оценки ширины диапазона, а также фиксации номера левого (старшего) единичного бита и номера правого (младшего) единичного бита во входных данных и кода ширины диапазона.The above information allows us to conclude that the proposed device solves the task of identifying the boundaries of the range of single bits and estimating the range width, as well as fixing the number of the left (most significant) single bit and the number of the right (least significant) single bit in the input data and the code of the range width.

Claims (17)

Устройство параллельно-последовательной структуры для детектирования границ диапазона единичных бит содержит М разрядов D1, …, DM группы входных данных из N-разрядного двоичного числа, состоящего из L наборов по М разрядов в группе, где N=L*M, n-разрядную выходную шину 23 номера старшего единичного разряда QM, где n=]log2(N+1)[(большее целое), n-разрядную выходную шину 24 ширины диапазона QD, n-разрядную выходную шину 25 номера младшего единичного разряда QL, группу из (М-1) элементов ИЛИ 11, 12, …., 1(M-1), группу из (М-1) элементов ИЛИ-НЕ 21 22, …, 2(M-1), первый 31 и второй 32 блоки счета младших упорядоченных единиц, а также внутреннюю шину SR сдвига вправо и внутреннюю шину SL сдвига влево, которые содержат по М разрядов, внутреннюю m-разрядную шину номера младшего единичного бита UL в М-разрядной группе, где m=]log2(M+1)[(большее целое), внутреннюю m-разрядную шину номера старшего единичного бита UM в М-разрядной группе, внутреннюю n-разрядную шину текущей разрядности числа BD,The device of a parallel-serial structure for detecting the boundaries of the range of single bits contains M bits D1, ..., DM groups of input data from an N-bit binary number, consisting of L sets of M bits in a group, where N = L * M, n-bit output bus 23 of the most significant unit digit of QM, where n =] log 2 (N + 1) [(greater integer), n-bit output bus 24 of the QD range, n-bit output bus 25 of the least significant unit digit of QL, a group of ( M-1) elements OR 1 1 , 1 2 , ...., 1 (M-1) , a group of (M-1) elements OR-NOT 2 1 2 2 , ..., 2 (M-1) , first 3 1 and the second 3 2 counting units of the least significant ordered ones, as well as the internal right shift bus SR and the internal left shift bus SL, which each contain M bits, the internal m-bit bus of the number of the least significant unit bit of UL in the M-bit group, where m =] log 2 (M + 1) [(greater integer), the internal m-bit bus of the UM most significant bit number in the M-bit group, the internal n-bit bus of the current bit number of BD, элемент ИЛИ 4, первый регистр 5 текущей разрядности числа, первый триггер 6 пуска-останова TSS, второй триггер 7 единичных бит TU, первый 8 и второй 9 элементы И, первый 10 сумматор групп SMG, второй 11 сумматор старших номеров SMM, третий 12 сумматор младших номеров SML, инкрементор 13 увеличения старшего номера INC, четвертый 14 сумматор разрядности диапазона SMD, мультиплексор MX 15, выходные второй 16, третий 17 и четвертый 18 регистры, а также внешний вход 19 остановки STOP, внешний вход 20 начала работы START, внешний вход 21 тактовых сигналов С, внешний вход 22 асинхронной установки в нулевое состояние CLR,OR element 4, the first register 5 of the current number of bits, the first trigger 6 start-stop TSS, the second trigger 7 single bits TU, the first 8 and second 9 AND elements, the first 10 adder of the SMG groups, the second 11 adder of the most significant numbers SMM, the third 12 adder minor numbers SML, incrementor 13 of increasing the major number INC, fourth 14 adder of bit range SMD, multiplexer MX 15, output second 16, third 17 and fourth 18 registers, as well as external input 19 of STOP stop, external input 20 of START, external input 21 clock signals C, external input 22 asynchronous zeroing CLR, причем внешний вход С тактовых сигналов 21 и внешний вход CLR асинхронной установки в нулевое состояние 22 соединены с соответствующими входами С тактовых сигналов и входами CLR асинхронной установки в нулевое состояние первого триггера 6 пуска-останова TSS, второго триггера 7 единичных бит TU, первого регистра 5 текущей разрядности числа, выходных второго 16, третьего 17 и четвертого 18 регистров,wherein the external input C of the clock signals 21 and the external input CLR of the asynchronous set to zero state 22 are connected to the corresponding inputs C of the clock signals and the inputs CLR of the asynchronous set to the zero state of the first trigger 6 of the start-stop TSS, the second trigger 7 of unit bits TU, the first register 5 the current digit capacity of the number, the output of the second 16, third 17 and fourth 18 registers, внешний вход 20 начала работы START соединен с входом S синхронной установки в единичное состояние первого триггера TSS пуска-останова 6,the external input 20 of the start of work START is connected to the input S of the synchronous setting in the single state of the first trigger TSS of the start-stop 6, внешний вход 19 остановки STOP соединен с входом R синхронной установки в нулевое состояние триггера TSS пуска-останова 6, выход которого соединен с входом разрешения работы СЕ первого регистра 5 текущей разрядности числа и с первым входом первого элемента И 8, выход которого соединен с входами разрешения работы СЕ выходных второго 16 и третьего 17 регистров, external stop input 19 STOP is connected to the input R of the synchronous zero setting of the start-stop trigger TSS 6, the output of which is connected to the enable input CE of the first register 5 of the current digit size and to the first input of the first element AND 8, the output of which is connected to the enable inputs CE work of the weekend of the second 16 and third 17 registers, причем первые (М-1) разрядов D1, D2, D(M-1) входной шины D, начиная с первого до (M-1)-го разрядов, соединены со вторыми входами соответствующих (М-1) элементов ИЛИ, начиная с первого до (M-1)-го элементов 11, 12, …, 1(M-1), а также соединены с первыми прямыми входами соответствующих (М-1) элементов ИЛИ-НЕ, начиная с первого до (M-1)-го элементов 21, 22, …, 2(M-1), а также все М разрядов D1, D2, …, DM входной шины D соединены с одноименными входами элемента ИЛИ 4,moreover, the first (M-1) bits D1, D2, D (M-1) of the input bus D, starting from the first to the (M-1) th bits, are connected to the second inputs of the corresponding (M-1) OR elements, starting from first to (M-1) th elements 1 1 , 1 2 , ..., 1 (M-1) , and also connected to the first direct inputs of the corresponding (M-1) elements OR-NOT, starting from the first to (M- 1) th elements 2 1 , 2 2 , ..., 2 (M-1) , as well as all M bits D1, D2, ..., DM of the input bus D are connected to the same inputs of the OR element 4, при этом первые входы первых (М-2) элементов ИЛИ, начиная с первого до (М-2)-го элементов 11, 12, …, 1(M-2), соединены с выходами соответствующих последующих (М-2) элементов ИЛИ, начиная со второго до (M-1)-го элементов 12, 13 …., 1(M-1), а первый вход (M-1)-го элемента ИЛИ 1(M-1) соединен с М-м разрядом DM входной шины D,the first inputs of the first (M-2) OR elements, starting from the first to the (M-2) th elements 1 1 , 1 2 , ..., 1 (M-2) , are connected to the outputs of the corresponding subsequent (M-2) elements OR, starting from the second to the (M-1) th elements 1 2 , 1 3 ...., 1 (M-1) , and the first input of the (M-1) th element OR 1 (M-1) is connected to M-th bit DM of the input bus D, кроме того, выходы всех (М-1) элементов ИЛИ 11, 12, …, 1(M-1) являются соответствующими одноименными (М-1) разрядами внутренней шины SR сдвига вправо, у которой старший М-й разряд соединен с М-м разрядом DM входной шины D, а все М разрядов шины SR сдвига вправо подключены к входам первого 31 блока счета младших упорядоченных единиц,in addition, the outputs of all (M-1) elements OR 1 1 , 1 2 , ..., 1 (M-1) are the corresponding (M-1) bits of the internal SR bus of the shift to the right, in which the most significant M-th bit is connected to By the M-th bit DM of the input bus D, and all M bits of the SR bus of the shift to the right are connected to the inputs of the first 3 1 counting unit of the least significant ordered ones, причем третьи инверсные входы (М-2) элементов ИЛИ-НЕ, начиная со второго до (M-1)-го элементов 22, 23, …, 2(M-1), соединены с инверсными выходами соответствующих предыдущих (М-2) элементов ИЛИ-НЕ, начиная с первого до (М-2)-го элементов 21, 22, …, 2(M-2), кроме того, вторые инверсные входы всех (M-1)-го элементов ИЛИ-НЕ 21, 22, …, 2(M-1) соединены между собой, а также подключены к выходу первого элемента ИЛИ 11 из группы элементов ИЛИ 11, 12, …, 1(M-1),moreover, the third inverse inputs (M-2) of the OR-NOT elements, starting from the second to the (M-1) th elements 2 2 , 2 3 , ..., 2 (M-1) , are connected to the inverse outputs of the corresponding previous (M- 2) elements OR-NOT, starting from the first to the (M-2) th elements 2 1 , 2 2 , ..., 2 (M-2) , in addition, the second inverse inputs of all (M-1) th elements OR -NO 2 1 , 2 2 , ..., 2 (M-1) are interconnected, and also connected to the output of the first OR element 11 from the OR element group 1 1 , 1 2 , ..., 1 (M-1) , кроме того, инверсные выходы всех (М-1) элементов ИЛИ-НЕ 21, 22, …, 2(M-1) являются соответствующими (М-1) разрядами внутренней шины SL сдвига влево, начиная со второго до М-го разряда, а младший первый разряд шины SL сдвига влево соединен с выходом первого элемента ИЛИ 11 из группы элементов ИЛИ 11, 12, …, 1(M-1), а все М разрядов шины SL сдвига влево подключены к входам второго 32 блока счета младших упорядоченных единиц,in addition, the inverse outputs of all (M-1) elements OR-NOT 2 1 , 2 2 , ..., 2 (M-1) are the corresponding (M-1) bits of the internal SL shift to the left, starting from the second to the M-th bit, and the least significant bit of the SL shift left bus is connected to the output of the first OR element 1 1 from the OR element group 1 1 , 1 2 , ..., 1 (M-1) , and all M bits of the left shift SL bus are connected to the inputs of the second 3 2 blocks of counting lower ordered units, причем выходы первого 31 и второго 32 блоков счета младших упорядоченных единиц являются соответствующими m разрядами соответственно внутренней шины UM номера разряда старшего единичного бита и внутренней шины UL номера разряда младшего единичного бита в М-разрядной группе,moreover, the outputs of the first 3 1 and second 3 2 counting units of the least significant ordered ones are the corresponding m bits, respectively, of the internal bus UM of the bit number of the most significant unit bit and the internal bus UL of the bit number of the least significant unit bit in the M-bit group, причем значение кода числа «М» подано на группу входов второго слагаемого первого 10 сумматора групп SMG, выход которого соединен с группой D-входов первого регистра 5 текущей разрядности числа, выходы которого являются соответствующими n разрядами внутренней шины текущей разрядности числа BD и соединены с группой входов первого слагаемого первого 10 сумматора групп SMG, с группой входов второго слагаемого второго 11 сумматора старших номеров SMM и с группой входов второго слагаемого третьего 12 сумматора младших номеров SML,moreover, the value of the code of the number "M" is fed to the group of inputs of the second addend of the first 10 adder of groups SMG, the output of which is connected to the group of D-inputs of the first register 5 of the current number of bits, the outputs of which are the corresponding n bits of the internal bus of the current number of bits BD and are connected to the group the inputs of the first addend of the first 10 adder of SMG groups, with the group of inputs of the second addend of the second 11 adder of the highest numbers SMM and with the group of inputs of the second addend of the third adder 12 of the lower numbers SML, кроме того, выход элемента ИЛИ 4 является флагом единичных бит FU и соединен со вторыми входами первого 8 и второго 9 элементов И и соединен с входом S синхронной установки в единичное состояние второго триггера 7 единичных бит TU, инверсный выход которого соединен с первым входом второго элемента И 9, выход которого соединен с адресным А входом мультиплексора MX 15 и с входом разрешения работы СЕ четвертого выходного регистра 18,in addition, the output of the OR element 4 is a flag of the unit bits FU and is connected to the second inputs of the first 8 and second 9 elements AND and is connected to the input S of the synchronous setting in the single state of the second flip-flop 7 unit bits TU, the inverse output of which is connected to the first input of the second element And 9, the output of which is connected to the address A input of the MX 15 multiplexer and to the CE operation enable input of the fourth output register 18, причем разряды внутренней шины UM номера разряда старшего единичного бита и внутренней шины UL номера разряда младшего единичного бита в М-разрядной группе соединены с соответствующими разрядами групп входов первых слагаемых соответственно второго 11 сумматора старших номеров SMM и третьего 12 сумматора младших номеров SML,moreover, the bits of the internal bus UM of the bit number of the most significant unit bit and the internal bus UL of the bit number of the least significant unit bit in the M-bit group are connected to the corresponding bits of the input groups of the first terms, respectively, of the second 11 adder of the higher numbers SMM and the third 12 adder of the lower numbers SML, кроме того, выход второго 11 сумматора старших номеров SMM соединен с группой D-входов второго выходного регистра 16 и с первой группой информационных входов инкрементора 13 увеличения старшего номера INC, у которого на второй вход увеличения подано значение логической единицы «1», а выход инкрементора 13 увеличения старшего номера INC соединен с группой прямых входов первого слагаемого четвертого 14 сумматора разрядности диапазона SMD,in addition, the output of the second 11 adder of the senior numbers SMM is connected to the group of D-inputs of the second output register 16 and to the first group of information inputs of the incrementor 13 increasing the senior number INC, in which the value of the logical unit "1" is applied to the second input of the increase, and the output of the incrementor 13 increasing the senior number INC is connected to a group of direct inputs of the first term of the fourth 14 adder bit range SMD, причем выход третьего 12 сумматора младших номеров SML соединен с первой группой информационных входов мультиплексора MX 15 и с группой D-входов четвертого выходного регистра 18, выход которого соединен с нулевой группой информационных входов мультиплексора MX 15, выход которого соединен с группой инверсных входов второго слагаемого четвертого 14 сумматора разрядности диапазона SMD, у которого на вход переноса CI подано значение логической единицы «1», а выход четвертого 14 сумматора разрядности диапазона SMD соединен с группой D-входов третьего выходного регистра 17,moreover, the output of the third 12 adder of minor numbers SML is connected to the first group of information inputs of the MX 15 multiplexer and to a group of D-inputs of the fourth output register 18, the output of which is connected to the zero group of information inputs of the MX 15 multiplexer, the output of which is connected to a group of inverse inputs of the second term of the fourth 14 of the SMD range adder, in which the value of the logical unit "1" is applied to the CI transfer input, and the output of the fourth SMD range adder 14 is connected to a group of D-inputs of the third output register 17, причем разряды выходов второго выходного регистра 16 являются n разрядами выходной шины 23 номера старшего единичного разряда QM, разряды выходов третьего выходного регистра 17 являются n разрядами выходной шины 24 ширины диапазона QD, разряды выходов четвертого выходного регистра 18 являются n разрядами выходной шины 25 номера младшего единичного разряда QL.moreover, the bits of the outputs of the second output register 16 are n bits of the output bus 23 of the number of the most significant unit digit of QM, the bits of the outputs of the third output register 17 are n bits of the output bus 24 of the width of the QD range, the bits of the outputs of the fourth output register 18 are n bits of the output bus 25 of the number of the least significant unit discharge QL.
RU2021106248A 2021-03-11 2021-03-11 Device of parallel-sequential structure for detecting the boundaries of the range of single bits RU2759002C1 (en)

Priority Applications (1)

Application Number Priority Date Filing Date Title
RU2021106248A RU2759002C1 (en) 2021-03-11 2021-03-11 Device of parallel-sequential structure for detecting the boundaries of the range of single bits

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
RU2021106248A RU2759002C1 (en) 2021-03-11 2021-03-11 Device of parallel-sequential structure for detecting the boundaries of the range of single bits

Publications (1)

Publication Number Publication Date
RU2759002C1 true RU2759002C1 (en) 2021-11-08

Family

ID=78466805

Family Applications (1)

Application Number Title Priority Date Filing Date
RU2021106248A RU2759002C1 (en) 2021-03-11 2021-03-11 Device of parallel-sequential structure for detecting the boundaries of the range of single bits

Country Status (1)

Country Link
RU (1) RU2759002C1 (en)

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20060294175A1 (en) * 2005-06-28 2006-12-28 Koob Christopher E System and method of counting leading zeros and counting leading ones in a digital signal processor
RU2446442C1 (en) * 2011-04-11 2012-03-27 Федеральное государственное бюджетное образовательное учреждение высшего профессионального образования "Национальный исследовательский ядерный университет "МИФИ" (НИЯУ МИФИ) Device for determining number of ones (zeros) in binary number
RU2522875C2 (en) * 2012-05-24 2014-07-20 федеральное государственное автономное образовательное учреждение высшего профессионального образования "Национальный исследовательский ядерный университет МИФИ" (НИЯУ МИФИ) Device for determining number of ones in ordered binary number
RU2711054C1 (en) * 2019-08-06 2020-01-14 федеральное государственное автономное образовательное учреждение высшего образования "Национальный исследовательский ядерный университет МИФИ" (НИЯУ МИФИ) Device of parallel-serial structure for detection of groups of zero and single bits and determination of their number
RU2717631C1 (en) * 2019-11-07 2020-03-24 федеральное государственное автономное образовательное учреждение высшего образования "Национальный исследовательский ядерный университет МИФИ" (НИЯУ МИФИ) Unit for single-bit range detection

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20060294175A1 (en) * 2005-06-28 2006-12-28 Koob Christopher E System and method of counting leading zeros and counting leading ones in a digital signal processor
RU2446442C1 (en) * 2011-04-11 2012-03-27 Федеральное государственное бюджетное образовательное учреждение высшего профессионального образования "Национальный исследовательский ядерный университет "МИФИ" (НИЯУ МИФИ) Device for determining number of ones (zeros) in binary number
RU2522875C2 (en) * 2012-05-24 2014-07-20 федеральное государственное автономное образовательное учреждение высшего профессионального образования "Национальный исследовательский ядерный университет МИФИ" (НИЯУ МИФИ) Device for determining number of ones in ordered binary number
RU2711054C1 (en) * 2019-08-06 2020-01-14 федеральное государственное автономное образовательное учреждение высшего образования "Национальный исследовательский ядерный университет МИФИ" (НИЯУ МИФИ) Device of parallel-serial structure for detection of groups of zero and single bits and determination of their number
RU2717631C1 (en) * 2019-11-07 2020-03-24 федеральное государственное автономное образовательное учреждение высшего образования "Национальный исследовательский ядерный университет МИФИ" (НИЯУ МИФИ) Unit for single-bit range detection

Similar Documents

Publication Publication Date Title
EP0018519B1 (en) Multiplier apparatus having a carry-save/propagate adder
US7415580B2 (en) System for determining the position of an element in memory
RU2717934C1 (en) Device for on-bit range boundary detecting
US20060004980A1 (en) Address creator and arithmetic circuit
EP0416869B1 (en) Digital adder/accumulator
US5319347A (en) Parallelized magnitude comparator for comparing a binary number to a fixed value
US3938087A (en) High speed binary comparator
RU2759002C1 (en) Device of parallel-sequential structure for detecting the boundaries of the range of single bits
RU2717631C1 (en) Unit for single-bit range detection
US5214607A (en) Look-ahead FIFO byte count apparatus
US20110238721A1 (en) Adder circuit and xiu-accumulator circuit using the same
US3311739A (en) Accumulative multiplier
US8933731B2 (en) Binary adder and multiplier circuit
RU2763903C1 (en) Group structure device for detecting the boundaries of a range of unit bits
US5357236A (en) Parallelized difference flag logic
US5357235A (en) Parallelized magnitude comparator
US20030140074A1 (en) Leading Zero Anticipatory (LZA) algorithm and logic for high speed arithmetic units
RU2711054C1 (en) Device of parallel-serial structure for detection of groups of zero and single bits and determination of their number
RU2638724C1 (en) Device for order correction when normalizing numbers
US5065353A (en) Adder control method and adder control circuit
RU2815502C1 (en) Device for detecting groups of single bits and maximum groups in blocks of binary sequence
US6615228B1 (en) Selection based rounding system and method for floating point operations
CN114895868B (en) Division operation unit and divider based on two-bit quotient calculation
RU2749150C1 (en) Sequential device for detecting boundaries of range of single bits in binary sequence
US5719798A (en) Programmable modulo k counter