RU2231230C2 - Чередование интерфейсов - Google Patents

Чередование интерфейсов Download PDF

Info

Publication number
RU2231230C2
RU2231230C2 RU2001122810/09A RU2001122810A RU2231230C2 RU 2231230 C2 RU2231230 C2 RU 2231230C2 RU 2001122810/09 A RU2001122810/09 A RU 2001122810/09A RU 2001122810 A RU2001122810 A RU 2001122810A RU 2231230 C2 RU2231230 C2 RU 2231230C2
Authority
RU
Russia
Prior art keywords
protocol
interface
data
integrated circuit
bus
Prior art date
Application number
RU2001122810/09A
Other languages
English (en)
Other versions
RU2001122810A (ru
Inventor
Андерс КХУЛЛАР (SE)
Андерс КХУЛЛАР
Йохан УГГМАРК (SE)
Йохан Уггмарк
Ульф БЬЕРКЕНГРЕН (SE)
Ульф БЬЕРКЕНГРЕН
Original Assignee
ТЕЛЕФОНАКТИЕБОЛАГЕТ ЛМ ЭРИКССОН (пабл.)
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by ТЕЛЕФОНАКТИЕБОЛАГЕТ ЛМ ЭРИКССОН (пабл.) filed Critical ТЕЛЕФОНАКТИЕБОЛАГЕТ ЛМ ЭРИКССОН (пабл.)
Publication of RU2001122810A publication Critical patent/RU2001122810A/ru
Application granted granted Critical
Publication of RU2231230C2 publication Critical patent/RU2231230C2/ru

Links

Images

Classifications

    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04W—WIRELESS COMMUNICATION NETWORKS
    • H04W88/00—Devices specially adapted for wireless communication networks, e.g. terminals, base stations or access point devices
    • H04W88/02—Terminal devices
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
    • G06F13/38—Information transfer, e.g. on bus
    • G06F13/382—Information transfer, e.g. on bus using universal interface adapter
    • G06F13/385—Information transfer, e.g. on bus using universal interface adapter for adaptation of a particular data processing system to different peripheral devices
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
    • G06F13/38—Information transfer, e.g. on bus
    • G06F13/42—Bus transfer protocol, e.g. handshake; Synchronisation
    • G06F13/4282—Bus transfer protocol, e.g. handshake; Synchronisation on a serial bus, e.g. I2C bus, SPI bus
    • G06F13/4291—Bus transfer protocol, e.g. handshake; Synchronisation on a serial bus, e.g. I2C bus, SPI bus using a clocked protocol

Abstract

Изобретение относится к системам для передачи данных по линиям совместно используемых шин с использованием множества интерфейсов. Техническим результатом является обеспечение возможности селективного использования различных протоколов интерфейсов в зависимости от того, какой протокол поддерживается устройством. Технический результат достигается тем, что при передаче данных между интегральной схемой и первым устройством используют протокол первого интерфейса, а для передачи данных между интегральной схемой и вторым устройством используют второй протокол интерфейса, причем оба протокола используют одну шину данных и шину тактового сигнала, так, для передачи данных с использованием протокола второго интерфейса первое устройство сначала деактивируется путем передачи данных адреса по совместно используемой шине данных, который вызывает перевод первого устройства в неактивное состояние до передачи по используемой шине данных условия остановки, затем осуществляют передачу данных с использованием протокола второго интерфейса при условии, что сигнал условия запуска или остановки для протокола первого интерфейса не формируется непреднамеренным образом в используемой шине данных. 4 с. и 28 з.п. ф-лы, 3 ил.

Description

Область техники
Настоящее изобретение относится к интерфейсам для передачи данных в среде интегральных схем (ИС) и более конкретно к способу и системе для передачи данных по линиям совместно используемых шин с использованием множества интерфейсов.
Предшествующий уровень техники
Передачи данных между интегральными схемами и другими устройствами во множестве применений используют последовательный интеллектуальный коммуникационный интерфейс межсоединений (I2С интерфейс), разработанный компанией Philips Semiconductors. В области телекоммуникаций, например, мобильные телефоны часто используют протокол I2С интерфейса для осуществления связи между контроллером базовой полосы, который в типовом случае представляет собой специализированную интегральную схему (ASIC), и модулем жидкокристаллического дисплея (ЖКД). Другие устройства в мобильных телефонах также используют протокол I2C интерфейса для приема данных (включая команды) от контроллера базовой полосы и для передачи данных к контроллеру базовой полосы.
Однако поскольку I2C интерфейс является предметом патентной защиты в ряде патентов, разработчики драйверов ЖКД и других драйверов должны обычно получать лицензию, чтобы иметь возможность производить драйверы, которые поддерживают протокол I2C интерфейса. В результате число коммерчески доступных, не требующих доработок драйверов, которые поддерживают I2C интерфейс, зачастую ограничено. В условиях уменьшения продолжительности циклов разработки в области мобильных телекоммуникационных систем и в других отраслях, которые используют протокол I2C интерфейс, обычно не имеется достаточного времени, чтобы осуществлять заказные разработки драйверов, которые поддерживают I2C интерфейс.
С другой стороны, многие существующие, не требующие доработок драйверы поддерживают протокол последовательного интерфейса двухточечного соединения, который использует четыре линии: линию передачи данных, линию тактового сигнала, линию, определяющую либо данные команд, либо отображаемые данные, и линию выбора интегральной схемы. Одной из альтернатив заказной разработке драйвера, который поддерживает I2C интерфейс, является создание контроллера базовой полосы или другой специализированной интегральной схемы (ASIC), которые поддерживают как протокол I2C интерфейса, так и протокол последовательного интерфейса двухточечного соединения. Дополнительные устройства могут быть затем добавлены с использованием либо драйвера, который поддерживает протокол I2C интерфейса, либо драйвера, который поддерживает протокол последовательного интерфейса двухточечного соединения, в зависимости от доступности, стоимости и функциональных соображений. Однако для поддержки двух интерфейсов в контроллере базовой полосы необходимы четыре дополнительных контакта ввода/вывода (для каждой из четырех линий последовательного интерфейса двухточечного соединения). Это требование создает проблемы, поскольку дополнительные контакты вода/вывода влекут за собой дополнительные затраты и требуют дополнительного места для размещения. Кроме того, хотя предлагались системы, которые поддерживают множество протоколов интерфейсов с применением линий совместно используемых шин, такие системы являются сложными, негибкими и трудно реализуемыми.
Таким образом, существует потребность в упрощенном, гибком способе и системе, которые обеспечивают передачу данных между интегральной схемой и одним или более других устройств с использованием одного из множества доступных протоколов интерфейсов по линиям совместно используемых шин. Такая система должна включать в себя минимальное количество контактов ввода/вывода. Такие способ и система должны были бы обеспечивать, например, использование драйвера, который поддерживает коммуникационный интерфейс межсоединений (I2C), если он доступен, или последовательного драйвера двухточечного соединения, если драйвер I2C не доступен или если желательны другие функциональные возможности. Кроме того, такие способ и система должны были бы позволять интегральной схеме селективно использовать различные протоколы интерфейсов в зависимости от того, какой протокол поддерживается устройством, с которым интегральная схема осуществляет обмен данными.
Сущность изобретения
Настоящее изобретение относится к способу и к системе для передачи данных между интегральной схемой и множеством периферийных устройств. Интегральная схема обменивается данными с одним из периферийных устройств, использующим протокол I2C интерфейса, и обменивается данными с другим периферийным устройством, использующим другой протокол интерфейса. Оба протокола интерфейсов, однако, совместно используют одну и ту же шину данных и шину тактового сигнала, тем самым уменьшая количество контактов, необходимых в интегральной схеме.
Обмен данными между интегральной схемой и первым периферийным устройством осуществляется в соответствии со стандартными протоколами I2C интерфейса. Таким образом, для того чтобы осуществить связь с первым периферийным устройством, интегральная схема передает через совместно используемую шину данных однозначно определенное для протокола I2C интерфейса условие запуска, за которым следует адрес, идентифицирующий первое периферийное устройство. Затем интегральная схема передает, а первое устройство принимает данные, предназначенные для первого устройства, посредством совместно используемой шины данных. Первое устройство затем отвечает передачей бита подтверждения после каждого принятого байта. В конце передачи данных передается сигнал однозначно определенного условия остановки. В течение такой передачи данных с использованием протокола I2C интерфейса интегральная схема поддерживает высокое напряжение на шине выбора интегральной схемы. Это высокое напряжение на шине выбора интегральной схемы служит для того, чтобы информировать второе периферийное устройство, что передача данных согласно протоколу I2C интерфейса продолжается, и воспрепятствовать второму устройству создавать помехи такой передаче данных.
С другой стороны, если передача данных посредством I2C интерфейса не осуществляется, то может быть инициирована связь со вторым периферийным устройством. После того как сигнал условия остановки передан по совместно используемой шине данных, интегральная схема формирует другое условие запуска протокола I2C интерфейса. В этот раз, однако, вслед за условием запуска передается адрес, который не используется первым периферийным устройством (или любым другим подсоединенным устройством, использующим протокол I2C интерфейса), которое вызывает переход первого устройства (и любых других подсоединенных устройств, использующих протокол I2C интерфейса) в неактивное состояние. Затем путем снятия высокого напряжения с шины выбора интегральной схемы активизируется второе устройство, и передача данных между интегральной схемой и вторым устройством посредством совместно используемой шины данных может выполняться при условии, что ни одно из подсоединенных устройств не может непреднамеренно передать условие запуска или остановки, что может повторно перевести в активное состояние подсоединенные устройства, использующие протокол I2C интерфейса. Как только передачи данных завершены, интегральная схема формирует сигнал условия остановки в совместно используемой шине данных, вызывающий переход подсоединенных устройств, использующих протокол I2C интерфейса, вновь в режим ожидания приема сигнала условия запуска. Таким образом, передачи данных с использованием протоколов других интерфейсов могут чередоваться с передачами данных с использованием протокола I2C интерфейса, не требуя дополнительной шины данных и шины тактового сигнала, при одновременном исключении конфликтов между двумя и более интерфейсами.
Краткое описание чертежей
Настоящее изобретение поясняется ниже со ссылками на чертежи, на которых представлено следующее:
фиг.1 - блок-схема внутренних схем мобильного телефона;
фиг.2 - диаграмма уровней напряжения в шине тактового сигнала, шине данных и шине выбора интегральной схемы в схемах, представленных на фиг.1;
фиг.3 - поток сообщений и диаграмма работы системы, иллюстрирующая передачу данных через I2C интерфейс и через последовательный интерфейс двухточечного соединения.
Детальное описание изобретения
Ниже даются ссылки на чертежи, на которых одинаковые элементы обозначены одинаковыми ссылочными позициями на всех чертежах. На фиг.1 представлена блок-схема внутренних схем 10 мобильного телефона. В типовом случае мобильный телефон содержит контроллер 12 базовой полосы (например, специализированную интегральную схему (ASIC), которая включает в себя процессор 13 для управления работой мобильного телефона), и драйвер 14 ЖКД (I2C драйвер в данном случае) для передачи команд и данных для отображения в модуле 16 жидкокристаллического дисплея. Мобильный телефон может также содержать другие драйверы 18 для передачи данных команд и других данных на дополнительные периферийные устройства 20, такие как электрически стираемое программируемое постоянное запоминающее устройство (ЭСППЗУ).
Передачи данных через I2C интерфейс выполняются с использованием двух двунаправленных линий: шины 22 данных и шины 24 тактового сигнала. I2C интерфейс использует принцип нагрузочного резистора, согласно которому уровень напряжения на шине 22 или 24 является высоким, когда шина 22 или 24 является неактивной или свободной. Тот же самый высокий уровень напряжения используется для обозначения логической “1”, когда шина 22 данных передает данные. Для обозначения логического “0” передающее устройство 12 или 14 подсоединяет шину 22 данных к “земле”, вследствие чего напряжение на всей шине 22 данных падает до нуля. В результате любой I2C драйвер 14 может обусловить падение напряжения в шине 22 данных до нуля (т.е. путем соединения шины 22 данных с “землей”). Для предотвращения искажений, которые могут возникнуть, когда два устройства 12 и 14 пытаются передавать данные в одно и то же время, используется процедура разрешения конфликтов. По существу путем контроля уровня напряжения в шине 22 данных в процессе передачи адреса или данных каждое передающее устройство 12 или 14 при попытке передачи логической “1” может обнаружить, не вызвало ли другое устройство 12 или 14 падение напряжения в шине 22 данных до нуля. Затем конфликт разрешается путем присвоения приоритета устройству 12 или 14, которое первым передает логический “0”, в то время как другое устройство передает логическую “1”. Иными словами, устройство 12 или 14, которое первым обнаруживает наличие передач от другого передающего устройства 12 или 14, уступает управление шиной 22 данных этому другому устройству 12 или 14.
Передача данных по I2C интерфейсу инициируется однозначно определенным “условием запуска”, при котором сигнал в шине 22 данных переходит от высокого уровня к низкому, в то время как линия тактового сигнала находится в состоянии высокого уровня (см. фиг.2). Вслед за условием запуска передающее устройство 12 или 14 передает адрес принимающего блока 12 или 14. Все блоки, не идентифицировавшие свой собственный адрес, переходят в неактивное состояние до момента приема однозначно определенного “условия остановки” (переход от низкого уровня к высокому уровню в шине 22 данных, в то время как шина 24 тактового сигнала остается в состоянии высокого уровня). Таким образом, только блок, который идентифицирован переданным адресом, продолжает принимать данные. Чтобы гарантировать, что устройство принимает данные, принимающий блок 12 или 14 передает бит подтверждения приема, определенный уровнем логического “0”, после приема каждого байта.
В соответствии с настоящим изобретением, протокол другого интерфейса “переплетается” (чередуется) в I2C интерфейсе с использованием той же самой шины 22 данных и шины 24 тактового сигнала, что и используемые I2C интерфейсом. В одном из вариантов такой “перемежающийся” протокол является протоколом последовательного интерфейса двухточечного соединения. Как вариант может также использоваться протокол SPI (последовательный периферийный протокол) или некоторый иной протокол интерфейса. Хотя в последующем описании и на чертежах в качестве примера осуществления изобретения рассматривается использование протокола последовательного двухточечного соединения, для специалистов в данной области техники очевидно, что с протоколом I2C интерфейса могут перемежаться и другие протоколы.
После формирования условия запуска контроллер 12 базовой полосы (или некоторое иное устройство, которому желательно осуществлять передачу данных посредством протокола последовательного двухточечного соединения) передает адрес, который не использован никаким из I2C блоков 12 или 14, соединенных с шиной 22 данных. После передачи адреса бит подтверждения приема может также передаваться тем же самым устройством. В результате все подсоединенные I2C блоки переходят в неактивное состояние, и шина 22 данных и шина 24 тактового сигнала могут использоваться для передачи согласно протоколу последовательного интерфейса двухточечного соединения (или некоторого иного протокола интерфейса). Контроллер 12 базовой полосы, например, может передать данные по двухточечному соединению посредством шины 22 данных. В этом случае передаваемые данные обозначаются как данные команды или отображения или пользовательские данные посредством сигнала в шине 26 передачи команд и данных отображения.
В процессе передач данных последовательного двухточечного соединения любое непреднамеренное формирование сигнала условия запуска или остановки должно быть предотвращено, чтобы воспрепятствовать переходу подключенных I2C блоков в активное состояние. Таким образом, блоки 18 последовательного двухточечного соединения и контроллер 12 базовой полосы должны воздерживаться от переходов из состояния высокого уровня в состояние низкого уровня и от переходов из состояния низкого уровня в состояние высокого уровня в шине данных 22, когда шина 24 тактового сигнала находится в состоянии высокого уровня. Кроме того, последовательные интерфейсы двухточечного соединения в принципе не сохраняют высокое напряжение, когда они не передают данные. Вместо этого последовательные интерфейсы двухточечных соединений должны переводить линию передачи данных в состояние высокого напряжения для передачи логической “1” и переводить линию передачи данных в состояние низкого или отрицательного напряжения для передачи логического “0”. Поскольку I2C интерфейсы используют принцип нагрузочного резистора, драйверы 18, которые поддерживают протокол последовательного интерфейса двухточечного соединения, должны сохранять высокий импеданс в процессе работы согласно протоколу I2C интерфейса, чтобы воспрепятствовать тому, чтобы такие драйверы 18 обусловили искажение любой передачи, которая осуществляется по шине 22 данных. Это условие трех состояний контролируется сигналом активизации в шине 28 выбора интегральной схемы. Таким образом, когда система 10 работает согласно протоколу последовательного интерфейса двухточечного соединения, шина 28 выбора интегральной схемы установлена в состояние высокого уровня, позволяя тем самым драйверам 18 последовательного двухточечного соединения работать обычным образом. С другой стороны, шина 28 выбора интегральной схемы устанавливается в состояние низкого уровня, когда система 10 использует протокол I2C интерфейса, что вызывает сохранение драйверами 18 высокого импеданса такого, чтобы избежать помех передаче данных в соответствии с протоколом I2C интерфейса. Специалистам в данной области техники должно быть понятно, что установки в шине 28 выбора интегральной схемы могут быть реверсированы или иные методы сигнализации могут быть использованы в шине 28 выбора интегральной схемы для индикации того, когда система 10 в целом использует протокол I2C интерфейса, когда она использует протокол последовательного интерфейса двухточечного соединения.
На фиг.2 представлена диаграмма, иллюстрирующая уровни напряжения в шине 24 тактового сигнала, в шине 22 данных и в шине 28 выбора интегральной схемы, которые показаны на фиг.1. В момент времени, равный нулю (Т=0), контроллер 12 базовой полосы формирует условие запуска, обеспечивая переход напряжения в шине 22 данных с высокого уровня на низкий уровень, в то время как напряжение в шине 24 тактового сигнала имеет высокий уровень. В результате каждый из I2C драйверов 14, которые подсоединены к контроллеру 12 базовой полосы, находятся в состоянии ожидания соответствующего им однозначно определенного адреса. 7-Битовый адрес передается в течение следующих циклов тактового сигнала (т.е. от Т=1 до Т=7 (в явном виде не показано)). Как вариант может быть передан 10-битовый адрес, в зависимости от типа используемого I2C интерфейса. В данном примере, однако, адрес, передаваемый контроллером 12 базовой полосы, не идентифицирует какие-либо из подсоединенных I2C драйверов 14. Передача неиспользуемого адреса вызывает переход I2C драйверов 14 в неактивное состояние, тем самым позволяя контроллеру 12 базовой полосы (или некоторому другому драйверу 18 последовательного двухточечного соединения) передавать данные с использованием протокола последовательного интерфейса двухточечного соединения (или некоторого иного протокола интерфейса), в то время как все I2C драйверы 14 находятся в неактивном состоянии.
Как упомянуто выше, важно, чтобы контроллер 12 базовой станции и любые другие устройства 18, которые поддерживают протокол последовательного интерфейса двухточечного соединения, избегали непреднамеренного формирования условий запуска или остановки в процессе передачи данных по протоколу последовательного двухточечного соединения. Кроме того, в процессе передачи сигнала условия запуска и данных адреса драйверы 18 последовательного двухточечного соединения должны сохранять высокий импеданс, чтобы воспрепятствовать любым помехам передаче данных согласно протоколу I2C интерфейса. Перед началом передачи данных согласно протоколу последовательного двухточечного соединения драйверы 18 последовательного двухточечного соединения должны быть информированы о том, что шина 22 данных доступна для передачи данных согласно протоколу последовательного двухточечного соединения. Таким образом, контроллер 12 базовой полосы загружает шину 28 выбора интегральной схемы, активизирует принимающий драйвер 18 последовательного двухточечного соединения для приема данных, начиная после первого адресного байта, как определено I2C стандартом, в данном случае в момент, соответствующий девятому циклу тактового сигнала (Т=9). Контроллер 12 базовой полосы затем передает, а принимающий драйвер 18 принимает последовательность двоичных данных (т.е. логический “0” в момент Т=9, логическую “1 в момент Т=10, логический “0” в момент Т=11 и т.д.).
После того как передача данных завершена, шина 28 выбора интегральной схемы выключается, что вызывает возврат драйверов 18 последовательного двухточечного соединения в неактивное, с высоким импедансом состояние. Кроме того, контроллер 12 базовой полосы формирует условие остановки в момент, соответствующий периоду тактового сигнала после завершения передачи (в данном случае при Т=15). Формирование условия остановки вызывает возврат присоединенных I2C блоков 14 в активное состояние, в котором они продолжают ожидать приема сигнала условия запуска (начинающегося в момент, соответствующий Т=16).
На фиг.3 представлена диаграмма потока сообщений и работы системы, иллюстрирующая передачу данных по I2C интерфейсу и по последовательному интерфейсу двухточечного соединения. Для инициирования передачи данных по I2C интерфейсу контроллер 12 базовой полосы формирует условие запуска на этапе 50, что вызывает передачу сигнала запуска 52 по шине 22 данных ко всем присоединенным драйверам 14 и 18. В ответ на сигнал запуска 52 присоединенные I2C драйверы 14 ожидают приема соответствующих им адресов на этапе 54. Начиная со следующего цикла тактового сигнала после приема условия запуска, контроллер 12 базовой полосы передает адресный сигнал 56, содержащий однозначно определенный адрес драйвера 14 ЖКД, который поддерживает протокол I2C интерфейса. В результате все подсоединенные устройства 14, которые поддерживают I2C протокол и которые не идентифицированы передаваемым адресом, переходят в неактивное состояние, в то время как адресованный драйвер 14 ЖКД передает сигнал 57 бита подтверждения приема по шине 22 данных, чтобы информировать контроллер 12 базовой полосы, что он готов к приему данных, и затем начинает ожидать приема данных на этапе 58.
Контроллер 12 базовой полосы начинает передавать сигнал 60 I2C данных. Кроме того, после приема каждого байта сигнала 60 I2C данных принимающий драйвер 14 ЖКД передает сигнал 62 подтверждения приема по шине 22 данных, чтобы информировать контролер 12 базовой полосы, что данные приняты. После того как сообщение I2C данных завершено, контроллер 12 базовой полосы формирует условие остановки на этапе 64, которое вызывает передачу сигнала 66 остановки по шине 22 данных ко всем подсоединенным устройствам 14 и 18. Немедленно после приема сигнала 66 остановки все присоединенные I2C блоки 14 начинают контролировать шину 22 данных на предмет обнаружения условия запуска на этапе 68.
Для инициирования другой передачи данных (на этот раз с использованием протокола последовательного интерфейса двухточечного соединения) контроллер 12 базовой полосы вновь формирует условие запуска на этапе 50’, в результате чего сигнал 52’ запуска пересылается ко всем подсоединенным блокам 14 и 18. Таким образом, I2C блоки 14 вновь ожидают приема соответствующего им адреса на этапе 54’. В этом случае, однако, контроллер 12 базовой полосы передает сигнал 70 адреса, содержащий адрес, который не используется никакими из подсоединенных I2C блоков 14. В результате все подсоединенные I2C блоки 14 переходят в неактивное состояние на этапе 72. Контроллер 12 базовой полосы затем устанавливает линию выбора интегральной схемы на этапе 74, передавая сигнал 76 выбора интегральной схемы ко всем подсоединенным драйверам 18 последовательного двухточечного соединения. В ответ на сигнал выбора интегральной схемы на этапе 78 драйверы 18 последовательного двухточечного соединения выходят из состояния высокого импеданса, которое используется этими драйверами 18 в процессе работы в I2C режиме, что позволяет драйверам 18 принимать данные последовательного двухточечного соединения. Контроллер 12 базовой полосы затем передает требуемый сигнал 80 данных интерфейса последовательного двухточечного соединения к принимающему блоку 18. После завершения передачи сигнала 80 контроллер 12 базовой полосы выключает линию выбора интегральной схемы на этапе 82, в результате чего драйверы 18 последовательного двухточечного соединения переводятся в неактивное, с высоким импедансом состояние на этапе 84, и на этапе 64’ формируется условие остановки. Полученный в результате сигнал 66’ остановки приводит к тому, что I2C блоки 14 вновь начинают контролировать шину 22 данных на предмет обнаружения условия запуска (см. этап 68).
Хотя в описании и на чертежах выше представлен предпочтительный вариант осуществления заявленного способа и устройства, однако следует иметь в виду, что изобретение не ограничивается раскрытым вариантом осуществления и допускает различные иные конфигурации, модификации и подстановки без отклонения от сущности изобретения, как представлено в пунктах формулы изобретения.

Claims (32)

1. Способ передачи данных между интегральной схемой (12) и множеством других устройств, причем интегральная схема использует протокол первого интерфейса для обмена данными с первым устройством и протокол второго интерфейса для обмена данными со вторым устройством, включающий этапы: передачи с перемежением данных между интегральной схемой и первым устройством по совместно используемой шине (22) данных с использованием протокола первого интерфейса, причем упомянутая совместно используемая шина данных соединена с интегральной схемой, первым устройством и вторым устройством, деактивации передач данных, которые используют протокол первого интерфейса, причем этап деактивации передач данных, которые используют протокол первого интерфейса, включает этапы: формирования сигнала запуска (52), (52’) в совместно используемой шине данных и передачи выбранного адреса (70) по совместно используемой шине данных, причем выбранный адрес не используется никаким устройством протокола интеллектуального коммуникационного интерфейса межсоединений, подсоединенным к совместно используемой шине данных, разрешения передач данных с использованием протокола второго интерфейса, в то время как передачи данных с использованием протокола первого интерфейса деактивированы, отличающийся тем, что дополнительно включает этапы: подачи тактового сигнала по совместно используемой шине (24) тактового сигнала, причем упомянутая совместно используемая шина тактового сигнала соединена с интегральной схемой, первым устройством и вторым устройством, при этом передачу данных между интегральной схемой и первым устройством выполняют в соответствии с тактовым сигналом в совместно используемой шине тактового сигнала, и передачи (80) данных между интегральной схемой и вторым устройством по совместно используемой шине данных с использованием протокола второго интерфейса, причем данные передаются между интегральной схемой и вторым устройством в соответствии с тактовым сигналом в совместно используемой шине тактового сигнала, при этом передачу данных с использованием протокола второго интерфейса выполняют без повторной активизации передач данных, которые используют протокол первого интерфейса.
2. Способ по п.1, отличающийся тем, что протокол первого интерфейса является протоколом интеллектуального коммуникационного интерфейса межсоединений.
3. Способ по п.2, отличающийся тем, что этап передачи с перемежением данных между интегральной схемой и первым устройством дополнительно включает этапы формирования (50) сигнала условия запуска (52) в совместно используемой шине данных, передачи адреса (56) первого устройства по совместно используемой шине данных, передачи данных по совместно используемой шине данных от интегральной схемы к первому устройству и формирования сигнала остановки (66) в совместно используемой шине данных.
4. Способ по п.2, отличающийся тем, что протокол второго интерфейса представляет собой протокол интерфейса последовательного двухточечного соединения.
5. Способ по п.2, отличающийся тем, что этап разрешения передач данных с использованием протокола второго интерфейса включает передачу сигнала активизации второго интерфейса по шине (28) выбора интегральной схемы.
6. Способ по п.2, отличающийся тем, что протокол второго интерфейса представляет собой протокол последовательного периферийного интерфейса.
7. Способ по п.2, отличающийся тем, что интегральная схема представляет собой контроллер (12) базовой полосы в мобильном телефоне.
8. Способ по п.7, отличающийся тем, что первое устройство представляет собой драйвер жидкокристаллического дисплея.
9. Способ по п.2, отличающийся тем, что дополнительно включает этап повторной активизации передач данных, которые используют протокол первого интерфейса, после завершения передачи данных между интегральной схемой и вторым устройством.
10. Система (10) для передачи данных, содержащая интегральную схему (12), имеющую по меньшей мере вывод данных и вывод тактового сигнала, причем вывод данных связан с совместно используемой шиной (22) данных, при этом интегральная схема выполнена с возможностью поддержки протокола первого интерфейса и протокола второго интерфейса, причем протокол второго интерфейса представляет собой протокол последовательного периферийного интерфейса, первый драйвер, выполненный с возможностью поддержки протокола первого интерфейса, причем первый драйвер связан с совместно используемой шиной данных для передачи данных между интегральной схемой и первым устройством через совместно используемую шину данных с использованием протокола первого интерфейса, и второй драйвер, выполненный с возможностью поддержки протокола второго интерфейса, причем второй драйвер связан с совместно используемой шиной данных для передачи данных между интегральной схемой и вторым устройством по совместно используемой шине данных с использованием протокола второго интерфейса, отличающаяся тем, что упомянутый вывод тактового сигнала связан с совместно используемой шиной (24) тактового сигнала, передача данных между интегральной схемой и первым устройством и между интегральной схемой и вторым устройством выполняется с использованием тактовых сигналов, принимаемых по совместно используемой шине тактового сигнала, при этом интегральная схема предназначена для деактивации первого драйвера путем передачи сигнала деактивации по совместно используемой шине данных, для активизации второго драйвера для выполнения передачи данных между интегральной схемой и вторым устройством и для передачи данных (80) ко второму устройству с использованием протокола второго интерфейса без формирования сигнала повторной активизации для повторной активизации первого драйвера.
11. Система по п.10, отличающаяся тем, что протокол первого интерфейса является протоколом интеллектуального коммуникационного интерфейса межсоединений.
12. Система по п.11, отличающаяся тем, что протокол второго интерфейса представляет собой протокол интерфейса последовательного двухточечного соединения.
13. Система по п.11, отличающаяся тем, что первый драйвер представляет собой драйвер жидкокристаллического дисплея (ЖКД).
14. Система по п.11, отличающаяся тем, что интегральная схема выполнена с возможностью деактивации первого драйвера путем передачи адреса, не связанного с первым устройством.
15. Система по п.11, отличающаяся тем, что интегральная схема выполнена с возможностью активизации второго драйвера с использованием шины (28) выбора интегральной схемы.
16. Система по п.11, отличающаяся тем, что интегральная схема выполнена с возможностью повторной активизации первого драйвера путем передачи условия остановки по совместно используемой шине данных после завершения передачи данных ко второму устройству.
17. Система по п.11, отличающаяся тем, что контроллер базовой полосы для работы в мобильном телефоне содержит интегральную схему, а протокол второго интерфейса представляет собой протокол интерфейса последовательных данных, отличающийся от протокола интеллектуального коммуникационного интерфейса межсоединений, и дополнительно содержит вывод выбора интегральной схемы для передачи сигнала активизации по шине выбора интегральной схемы для активизации интерфейса последовательных данных второго драйвера, при этом интегральная схема выполнена с возможностью контроля сигнала активизации.
18. Система по п.17, отличающаяся тем, что интегральная схема выполнена с возможностью деактивации протокола интеллектуального коммуникационного интерфейса межсоединений первого драйвера путем передачи адреса, который не связан с первым драйвером.
19. Способ передачи данных между интегральной схемой (12) и множеством других устройств, причем интегральная схема использует протокол первого интерфейса для обмена данными с первым устройством и протокол второго интерфейса для обмена данными со вторым устройством, включающий этапы: передачи с перемежением данных между интегральной схемой и первым устройством по совместно используемой шине (22) данных с использованием протокола первого интерфейса, причем упомянутая совместно используемая шина данных соединена с интегральной схемой, первым устройством и вторым устройством, деактивации передач данных, которые используют протокол первого интерфейса, и разрешения передач данных с использованием протокола второго интерфейса, в то время как передачи данных с использованием протокола первого интерфейса деактивированы, отличающийся тем, что деактивация передач данных, которые используют протокол первого интерфейса, включает этапы: формирования сигнала (52) запуска в совместно используемой шине данных и передачу выбранного адреса (70) по совместно используемой шине данных, причем выбранный адрес не используется никаким устройством, которое использует протокол первого интерфейса и которое соединено с совместно используемой шиной данных, и передачи (80) данных между интегральной схемой и вторым устройством по совместно используемой шине данных с использованием протокола второго интерфейса, причем передачу данных с использованием протокола второго интерфейса выполняют без повторной активизации передач данных, которые используют протокол первого интерфейса.
20. Способ по п.19, отличающийся тем, что протокол первого интерфейса является протоколом интеллектуального коммуникационного интерфейса межсоединений.
21. Способ по п.19, отличающийся тем, что этап передачи с перемежением данных между интегральной схемой и первым устройством дополнительно включает этапы: формирования (50) сигнала (52) запуска в совместно используемой шине данных, передачи адреса (56) первого устройства по совместно используемой шине данных, передачи данных по совместно используемой шине данных от интегральной схемы к первому устройству и формирования (64) сигнала (66) условия остановки в совместно используемой шине данных.
22. Способ по п.19, отличающийся тем, что протокол второго интерфейса представляет собой протокол интерфейса последовательного двухточечного соединения.
23. Способ по п.19, отличающийся тем, что этап разрешения передач данных с использованием протокола второго интерфейса включает передачу сигнала активизации второго интерфейса по шине (28) выбора интегральной схемы.
24. Способ по п.19, отличающийся тем, что протокол второго интерфейса представляет собой протокол последовательного периферийного интерфейса.
25. Способ по п.19, отличающийся тем, что дополнительно включает этап повторной активизации передач данных, которые используют протокол первого интерфейса, после завершения передачи данных между интегральной схемой и вторым устройством.
26. Система (10) для передачи данных, содержащая интегральную схему (12), имеющую по меньшей мере вывод данных, причем вывод данных связан с совместно используемой шиной (22) данных, при этом интегральная схема выполнена с возможностью поддержки протокола первого интерфейса и протокола второго интерфейса, первый драйвер, выполненный с возможностью поддержки протокола первого интерфейса, причем первый драйвер связан с совместно используемой шиной данных для передачи данных между интегральной схемой и первым устройством через совместно используемую шину данных с использованием протокола первого интерфейса, и второй драйвер, выполненный с возможностью поддержки протокола второго интерфейса, причем второй драйвер связан с совместно используемой шиной данных для передачи данных между интегральной схемой и вторым устройством по совместно используемой шине данных с использованием протокола второго интерфейса, отличающаяся тем, что интегральная схема выполнена с возможностью деактивации первого драйвера путем передачи (70) по совместно используемой шине данных адреса, не связанного с первым устройством, для активизации второго драйвера для выполнения передач данных между интегральной схемой и вторым устройством и для передачи данных (80) ко второму устройству с использованием протокола второго интерфейса без формирования сигнала повторной активизации для повторной активизации первого драйвера.
27. Система по п.26, отличающаяся тем, что протокол первого интерфейса является протоколом интеллектуального коммуникационного интерфейса межсоединений.
28. Система по п.27, отличающаяся тем, что протокол второго интерфейса представляет собой протокол интерфейса последовательного двухточечного соединения.
29. Система по п.27, отличающаяся тем, что протокол второго интерфейса представляет собой протокол последовательного периферийного интерфейса.
30. Система по п.27, отличающаяся тем, что первый драйвер представляет собой драйвер жидкокристаллического дисплея.
31. Система по п.27, отличающаяся тем, что интегральная схема выполнена с возможностью активизации первого драйвера с использованием шины (28) выбора интегральной схемы.
32. Система по п.27, отличающаяся тем, что интегральная схема выполнена с возможностью повторной активизации первого драйвера путем передачи сигнала условия остановки по совместно используемой шине данных после завершения передачи данных ко второму устройству.
RU2001122810/09A 1999-01-15 1999-12-13 Чередование интерфейсов RU2231230C2 (ru)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US09/232,291 US6253268B1 (en) 1999-01-15 1999-01-15 Method and system for multiplexing a second interface on an I2C interface
US09/232,291 1999-01-15

Publications (2)

Publication Number Publication Date
RU2001122810A RU2001122810A (ru) 2003-07-10
RU2231230C2 true RU2231230C2 (ru) 2004-06-20

Family

ID=22872557

Family Applications (1)

Application Number Title Priority Date Filing Date
RU2001122810/09A RU2231230C2 (ru) 1999-01-15 1999-12-13 Чередование интерфейсов

Country Status (13)

Country Link
US (1) US6253268B1 (ru)
EP (1) EP1142210B1 (ru)
JP (1) JP4480897B2 (ru)
CN (1) CN1132381C (ru)
AR (1) AR022134A1 (ru)
AT (1) ATE254369T1 (ru)
AU (1) AU3089700A (ru)
DE (1) DE69912845D1 (ru)
HK (1) HK1043678A1 (ru)
MY (1) MY125638A (ru)
RU (1) RU2231230C2 (ru)
TR (1) TR200102017T2 (ru)
WO (1) WO2000042740A1 (ru)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
RU2497186C2 (ru) * 2008-02-01 2013-10-27 Телефонактиеболагет Лм Эрикссон (Пабл) Соединения и динамическое конфигурирование интерфейсов для мобильных телефонов и многофункциональных устройств

Families Citing this family (56)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7228363B1 (en) 2000-04-05 2007-06-05 Rockwell Automation Technologies, Inc. Pointbus architecture and automatic sequential addressing
US7721079B2 (en) 2000-04-10 2010-05-18 Rockwell Automation Technologies, Inc. Pointbus architecture and automatic sequential addressing
US6873842B2 (en) * 2001-03-30 2005-03-29 Xilinx, Inc. Wireless programmable logic devices
US6799233B1 (en) * 2001-06-29 2004-09-28 Koninklijke Philips Electronics N.V. Generalized I2C slave transmitter/receiver state machine
JP3844120B2 (ja) * 2001-10-19 2006-11-08 株式会社ルネサステクノロジ 半導体装置
US6874050B2 (en) * 2002-01-16 2005-03-29 Hewlett-Packard Development Company, L.P. Circuit and method for expanding a serial bus
US20030184066A1 (en) * 2002-03-22 2003-10-02 Thomas Stierle Synchronous communication interface sharing for communicating with a plurality of devices
US6816939B2 (en) * 2002-05-09 2004-11-09 International Business Machines Corporation Apparatus for supporting I2C bus masters on a secondary side of an I2C multiplexor
US7313096B2 (en) * 2002-05-20 2007-12-25 Microsoft Corporation Multiplexing a communication port
KR100466328B1 (ko) * 2002-08-27 2005-01-14 현대 이미지퀘스트(주) Ｉ２ｃ 통신의 신뢰성 확보방법
DE60201334T2 (de) * 2002-10-29 2005-10-06 Agilent Technologies, Inc. (n.d.Ges.d.Staates Delaware), Palo Alto Stromrichtungserkennung
US7543085B2 (en) * 2002-11-20 2009-06-02 Intel Corporation Integrated circuit having multiple modes of operation
US7206989B2 (en) * 2002-11-20 2007-04-17 Intel Corporation Integrated circuit having multiple modes of operation
JP2004282204A (ja) * 2003-03-13 2004-10-07 Renesas Technology Corp 通信モジュール及びトランシーバ集積回路
US7093033B2 (en) * 2003-05-20 2006-08-15 Intel Corporation Integrated circuit capable of communicating using different communication protocols
US7073008B2 (en) * 2003-09-15 2006-07-04 Media Tek Inc. Method of function activation on a bridge system
WO2005083577A2 (en) * 2004-02-18 2005-09-09 Koninklijke Philips Electronics N. V. Integrated circuit with two different bus control units
US7366809B2 (en) * 2004-04-12 2008-04-29 Texas Instruments Incorporated Pipelined stop, start, address byte, and data byte technique and circuit for I2C logic system
US7418528B2 (en) * 2004-07-22 2008-08-26 Texas Instruments Incorporated Multimode, multiline data transfer system and method of operating the same
CN100459612C (zh) * 2004-12-31 2009-02-04 北京中星微电子有限公司 一种通讯传输控制装置及实现通讯协议控制的方法
JP4356997B2 (ja) 2005-03-15 2009-11-04 キヤノン株式会社 通信装置及びその通信方法
JP4502389B2 (ja) 2005-03-15 2010-07-14 キヤノン株式会社 通信装置及びその制御方法
JP4366323B2 (ja) 2005-03-15 2009-11-18 キヤノン株式会社 通信装置およびその制御方法
US7636796B2 (en) * 2006-09-15 2009-12-22 Microsoft Corporation Smart interconnect for modular multi-component embedded devices
US8125243B1 (en) 2007-03-12 2012-02-28 Cypress Semiconductor Corporation Integrity checking of configurable data of programmable device
US10684974B1 (en) 2007-03-12 2020-06-16 Cypress Semiconductor Corporation Auto-switching communication interface
US8060661B1 (en) 2007-03-27 2011-11-15 Cypress Semiconductor Corporation Interface circuit and method for programming or communicating with an integrated circuit via a power supply pin
JP5444911B2 (ja) * 2009-07-23 2014-03-19 富士通株式会社 送受信制御装置、電子機器、データ送信方法及び制御プログラム
TW201123723A (en) * 2009-12-31 2011-07-01 Alcor Micro Corp I2C/SPI control interface circuitry, integrated circuit structure, and bus structure thereof
US8909841B2 (en) * 2012-10-04 2014-12-09 Linear Technology Corporation Configurable serial interface
CN102929828B (zh) * 2012-10-18 2016-01-06 广东欧珀移动通信有限公司 同时支持标准和非标准i2c接口的数据传输方法及装置
US10353837B2 (en) 2013-09-09 2019-07-16 Qualcomm Incorporated Method and apparatus to enable multiple masters to operate in a single master bus architecture
US9519603B2 (en) 2013-09-09 2016-12-13 Qualcomm Incorporated Method and apparatus to enable multiple masters to operate in a single master bus architecture
US9690725B2 (en) 2014-01-14 2017-06-27 Qualcomm Incorporated Camera control interface extension with in-band interrupt
US9996488B2 (en) 2013-09-09 2018-06-12 Qualcomm Incorporated I3C high data rate (HDR) always-on image sensor 8-bit operation indicator and buffer over threshold indicator
EP3055779B1 (en) * 2013-10-08 2017-08-02 Qualcomm Incorporated Coexistence of i2c slave devices and camera control interface extension devices on a shared control data bus
CN105900340A (zh) 2013-10-09 2016-08-24 高通股份有限公司 CCIe协议上的错误检测能力
US9684624B2 (en) 2014-01-14 2017-06-20 Qualcomm Incorporated Receive clock calibration for a serial bus
US9852104B2 (en) 2014-02-20 2017-12-26 Qualcomm Incorporated Coexistence of legacy and next generation devices over a shared multi-mode bus
US10139875B2 (en) 2014-02-20 2018-11-27 Qualcomm Incorporated Farewell reset and restart method for coexistence of legacy and next generation devices over a shared multi-mode bus
US9710423B2 (en) * 2014-04-02 2017-07-18 Qualcomm Incorporated Methods to send extra information in-band on inter-integrated circuit (I2C) bus
US9734121B2 (en) * 2014-04-28 2017-08-15 Qualcomm Incorporated Sensors global bus
US10417172B2 (en) * 2014-04-28 2019-09-17 Qualcomm Incorporated Sensors global bus
US10241955B2 (en) * 2014-06-18 2019-03-26 Qualcomm Incorporated Dynamically adjustable multi-line bus shared by multi-protocol devices
US10007628B2 (en) * 2014-06-18 2018-06-26 Qualcomm Incorporated Dynamically adjustable multi-line bus shared by multi-protocol devices
KR102285749B1 (ko) 2014-11-10 2021-08-05 삼성전자주식회사 세마포어 기능을 갖는 시스템 온 칩 및 그것의 세마포어 구현 방법
CN107735736B (zh) 2014-11-20 2020-10-02 深圳市大疆创新科技有限公司 用于可移动物体的功能模块的编址方法
US20170371830A1 (en) * 2016-06-28 2017-12-28 Qualcomm Incorporated Accelerated i3c master stop
WO2019070361A1 (en) * 2017-10-03 2019-04-11 Qualcomm Incorporated MULTI-LINE BUS WITH DYNAMIC ADJUSTMENT SHARED BY MULTIPROTOCOL DEVICES
KR102439017B1 (ko) * 2017-11-30 2022-09-01 엘지디스플레이 주식회사 디스플레이 장치 및 그의 인터페이스 방법
CN109783416A (zh) * 2019-01-03 2019-05-21 深圳市度申科技有限公司 Spi从设备和i2c从设备共用gpio的方法、电路和电子设备
US11397700B2 (en) 2020-10-06 2022-07-26 Haier Us Appliance Solutions, Inc. Appliance with serial peripheral interface monitor for inter-integrated circuit bus
CN112286854A (zh) * 2020-10-12 2021-01-29 杭州德旺信息技术有限公司 Uart接口和spi接口的复用系统、方法及存储介质
CN113641610A (zh) * 2021-06-30 2021-11-12 荣耀终端有限公司 处理器接口电路及处理器接口分时复用方法、电子设备
TWI799201B (zh) * 2022-03-23 2023-04-11 新唐科技股份有限公司 偵測方法以及偵測裝置
CN114780462B (zh) * 2022-04-28 2023-08-04 苏州浪潮智能科技有限公司 一种通信链路切换控制电路、通信链路和服务器

Family Cites Families (17)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CA1226638A (en) 1982-08-19 1987-09-08 Mitsuji Takao Data communication method
US4972432A (en) 1989-01-27 1990-11-20 Motorola, Inc. Multiplexed synchronous/asynchronous data bus
US5276857A (en) * 1991-04-26 1994-01-04 Motorola, Inc. Data processing system with shared control signals and a state machine controlled clock
US5386579A (en) 1991-09-16 1995-01-31 Integrated Device Technology, Inc. Minimum pin-count multiplexed address/data bus with byte enable and burst address counter support microprocessor transmitting byte enable signals on multiplexed address/data bus having burst address counter for supporting signal datum and burst transfer
US5376928A (en) 1992-09-18 1994-12-27 Thomson Consumer Electronics, Inc. Exchanging data and clock lines on multiple format data buses
EP0619548B1 (en) 1993-04-06 1998-12-02 STMicroelectronics S.r.l. Interface circuit between a control bus and an integrated circuit suitable for two different protocol standards
GB2288954B (en) 1994-04-15 1998-10-14 Vlsi Technology Inc Method and apparatus for providing programmable serial communications
US5794014A (en) * 1994-06-27 1998-08-11 Cirrus Logic, Inc. Method and apparatus for interfacing between peripherals of multiple formats and a single system bus
GB9414331D0 (en) 1994-07-15 1994-09-07 Thomson Consumer Electronics Combined I*C and IM bus architecture
US5621901A (en) 1994-10-31 1997-04-15 Intel Corporation Method and apparatus for serial bus elements of an hierarchical serial bus assembly to electrically represent data and control states to each other
US5793993A (en) 1995-01-26 1998-08-11 General Magic, Inc. Method for transmitting bus commands and data over two wires of a serial bus
US5710908A (en) 1995-06-27 1998-01-20 Canon Kabushiki Kaisha Adaptive network protocol independent interface
US5568471A (en) * 1995-09-06 1996-10-22 International Business Machines Corporation System and method for a workstation monitoring and control of multiple networks having different protocols
FR2740238B1 (fr) * 1995-10-19 1997-12-05 Sgs Thomson Microelectronics Cellule integrable ddc dediee a un microprocesseur
US5815426A (en) * 1996-08-13 1998-09-29 Nexcom Technology, Inc. Adapter for interfacing an insertable/removable digital memory apparatus to a host data part
US6516204B1 (en) 1996-10-01 2003-02-04 Sierra Wireless, Inc. Combination internal modem and PC card radio operable in multiple modes
US5771360A (en) * 1996-10-21 1998-06-23 Advanced Micro Devices, Inc. PCI bus to target integrated circuit interconnect mechanism allowing multiple bus masters and two different protocols on the same bus

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
RU2497186C2 (ru) * 2008-02-01 2013-10-27 Телефонактиеболагет Лм Эрикссон (Пабл) Соединения и динамическое конфигурирование интерфейсов для мобильных телефонов и многофункциональных устройств

Also Published As

Publication number Publication date
HK1043678A1 (en) 2002-09-20
WO2000042740A1 (en) 2000-07-20
JP4480897B2 (ja) 2010-06-16
ATE254369T1 (de) 2003-11-15
DE69912845D1 (de) 2003-12-18
TR200102017T2 (tr) 2001-12-21
CN1333964A (zh) 2002-01-30
MY125638A (en) 2006-08-30
JP2002535882A (ja) 2002-10-22
AR022134A1 (es) 2002-09-04
US6253268B1 (en) 2001-06-26
EP1142210B1 (en) 2003-11-12
EP1142210A1 (en) 2001-10-10
CN1132381C (zh) 2003-12-24
AU3089700A (en) 2000-08-01

Similar Documents

Publication Publication Date Title
RU2231230C2 (ru) Чередование интерфейсов
JP4024308B2 (ja) 伝送システムの接続の監視のための方法及び該方法を実施するためのコンポーネント
RU2001122810A (ru) Чередование интерфейсов
US6732218B2 (en) Dual-role compatible USB hub device and method
US6253269B1 (en) Bus arbiter system and method for managing communication buses
KR19990007295A (ko) 다수의 회로기판에 의한 직렬버스의 다원접속방법
CN101282301B (zh) 双冗余can总线控制器及其报文处理方法
JP2002232508A (ja) 電子装置及び電子装置で使用されるインタフェース・プロトコールを自動的に切り換える方法
US20100115312A1 (en) Techniques for entering a low-power link state
CN101546354A (zh) 用于与可编程逻辑设备通信的装置和方法
WO2005106689A1 (en) Bus system for selectively controlling a plurality of identical slave circuits connected to the bus and method therefore
US6636923B1 (en) Communication bus system with protocol for detecting presence of slave device
JP3133732B2 (ja) マルチスレーブバスラインシステム及びシリアル転送方法
US6175887B1 (en) Deterministic arbitration of a serial bus using arbitration addresses
US6954810B2 (en) Transparent switch
CN111913904A (zh) 向利用主从通信协议的多个从属装置自动分配互不相同地址的方法及用于其的装置
WO2005083577A2 (en) Integrated circuit with two different bus control units
JP2002189697A (ja) データ転送システム、及び、データ転送方式
KR102044212B1 (ko) I2c 통신 프로토콜을 이용하는 복수 개의 슬레이브 장치에 서로 다른 주소를 자동으로 할당하는 방법 및 이를 위한 장치
MXPA01006868A (en) Interface interlace
JP4219784B2 (ja) 情報処理装置の拡張ユニット
JPH0363752A (ja) Ｃｐｕ間通信方法
CN114968899A (zh) 一种实现芯片通讯的控制电路、系统及方法
JP2639248B2 (ja) 通信インターフェイス装置
JP4100994B2 (ja) 複数の演算装置を有する電子回路

Legal Events

Date Code Title Description
MM4A The patent is invalid due to non-payment of fees

Effective date: 20161214