JP2002189697A - データ転送システム、及び、データ転送方式 - Google Patents
データ転送システム、及び、データ転送方式Info
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- JP2002189697A JP2002189697A JP2000390385A JP2000390385A JP2002189697A JP 2002189697 A JP2002189697 A JP 2002189697A JP 2000390385 A JP2000390385 A JP 2000390385A JP 2000390385 A JP2000390385 A JP 2000390385A JP 2002189697 A JP2002189697 A JP 2002189697A
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Abstract
(57)【要約】
【課題】 接続されるスレーブＩＣの数が少ない場合に
より迅速なデータ転送を実現するデータ転送システムを
提供する。 【解決手段】 バスを介して、マスターＩＣと複数のス
レーブＩＣが接続されて成るシステムにおいて、スレー
ブＩＣの数が少ない場合には、個々のスレーブＩＣを識
別するのに必要最小限のビットをアドレスデータ用に使
用すると共に、元々アドレスデータ用に割り当てられて
いるビットデータの内の残りのビットをデータ転送用に
割り当てることを特徴とする。
より迅速なデータ転送を実現するデータ転送システムを
提供する。 【解決手段】 バスを介して、マスターＩＣと複数のス
レーブＩＣが接続されて成るシステムにおいて、スレー
ブＩＣの数が少ない場合には、個々のスレーブＩＣを識
別するのに必要最小限のビットをアドレスデータ用に使
用すると共に、元々アドレスデータ用に割り当てられて
いるビットデータの内の残りのビットをデータ転送用に
割り当てることを特徴とする。
Description
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、シリアルデータバ
ス、特にＩ2Ｃバスを用いてマスターＩＣと複数のスレ
ーブＩＣとの間で行うデータ転送システムに関する。
ス、特にＩ2Ｃバスを用いてマスターＩＣと複数のスレ
ーブＩＣとの間で行うデータ転送システムに関する。
【０００２】
【従来の技術】従来より、シリアルデータバス、特にＩ
2Ｃバスを介してマスターＩＣと複数のスレーブＩＣと
の間でデータ転送を行うシステムが知られている。当該
システムでは、マスターＩＣと複数のスレーブＩＣとを
シリアルデータライン（以下、ＳＤＡラインという）、
及び、シリアルクロックライン（以下、ＳＣＬラインと
いう）の２本のバスラインにより接続し、これら２本の
バスラインを用いてＩ2Ｃプロトコルに準拠したデータ
転送を行う。
2Ｃバスを介してマスターＩＣと複数のスレーブＩＣと
の間でデータ転送を行うシステムが知られている。当該
システムでは、マスターＩＣと複数のスレーブＩＣとを
シリアルデータライン（以下、ＳＤＡラインという）、
及び、シリアルクロックライン（以下、ＳＣＬラインと
いう）の２本のバスラインにより接続し、これら２本の
バスラインを用いてＩ2Ｃプロトコルに準拠したデータ
転送を行う。
【０００３】図８は、マスターＩＣが特定のアドレスの
スレーブＩＣを指定し、当該指定したスレーブＩＣとの
回線を確立（いわゆるシェークハンド）した後に、デー
タ転送を行う場合において、ＳＤＡラインに流れる信号
の種類を示す図である。本図ではマスターＩＣから出力
される信号を斜線で表し、スレーブＩＣから出力される
信号を白抜きで表す。
スレーブＩＣを指定し、当該指定したスレーブＩＣとの
回線を確立（いわゆるシェークハンド）した後に、デー
タ転送を行う場合において、ＳＤＡラインに流れる信号
の種類を示す図である。本図ではマスターＩＣから出力
される信号を斜線で表し、スレーブＩＣから出力される
信号を白抜きで表す。
【０００４】まず、マスターＩＣは、クロック信号が”
Ｈ”の時にデータ信号を”Ｈ”から”Ｌ”に切換えてス
タートコンディションを形成し、スレーブアドレスの指
定を行うことを各スレーブＩＣに知らせる。
Ｈ”の時にデータ信号を”Ｈ”から”Ｌ”に切換えてス
タートコンディションを形成し、スレーブアドレスの指
定を行うことを各スレーブＩＣに知らせる。
【０００５】この後、マスターＩＣは、指定するスレー
ブＩＣのアドレスデータ（７ビット）を出力する。
ブＩＣのアドレスデータ（７ビット）を出力する。
【０００６】マスターＩＣは、スレーブＩＣへデータの
書き込みを行う場合、”Ｌ”のＲ／Ｗ信号を出力し、逆
にスレーブＩＣからデータを読み出す場合には、”Ｈ”
のＲ／Ｗ信号を出力する。
書き込みを行う場合、”Ｌ”のＲ／Ｗ信号を出力し、逆
にスレーブＩＣからデータを読み出す場合には、”Ｈ”
のＲ／Ｗ信号を出力する。
【０００７】マスターＩＣから指定されたことを認識し
たスレーブＩＣは、マスターＩＣに対して認証信号Ａを
返信する。
たスレーブＩＣは、マスターＩＣに対して認証信号Ａを
返信する。
【０００８】上記Ｒ／Ｗが”Ｌ”の場合、指定したスレ
ーブＩＣから認証信号Ａを受け取ったマスターＩＣは、
転送データを１バイト単位で出力する。スレーブＩＣ
は、１バイトのデータを受け取る毎に、認証信号Ａをマ
スターＩＣに返送する。
ーブＩＣから認証信号Ａを受け取ったマスターＩＣは、
転送データを１バイト単位で出力する。スレーブＩＣ
は、１バイトのデータを受け取る毎に、認証信号Ａをマ
スターＩＣに返送する。
【０００９】転送すべきデータの出力が完了した場合、
マスターＩＣは、スレーブＩＣから送られてくる認証信
号Ａに対応して、クロック信号が”Ｈ”の時にデータ
を”Ｌ”から”Ｈ”に切換えてストップコンディション
Ｐを形成し、データの出力完了を知らせる。
マスターＩＣは、スレーブＩＣから送られてくる認証信
号Ａに対応して、クロック信号が”Ｈ”の時にデータ
を”Ｌ”から”Ｈ”に切換えてストップコンディション
Ｐを形成し、データの出力完了を知らせる。
【００１０】
【発明が解決しようとする課題】接続されているスレー
ブＩＣの数が少ない場合、これらのスレーブＩＣを識別
するのに必要なアドレスのビット数は少ない。ところ
が、上記従来のデータ転送方法では、スレーブＩＣに
は、常に７ビットのアドレスが割り当てられており、接
続されているスレーブＩＣの数が少なくても必ず７ビッ
ト分のデータ送信が行われるため、これ以上のデータ転
送の効率化を図ることができない。
ブＩＣの数が少ない場合、これらのスレーブＩＣを識別
するのに必要なアドレスのビット数は少ない。ところ
が、上記従来のデータ転送方法では、スレーブＩＣに
は、常に７ビットのアドレスが割り当てられており、接
続されているスレーブＩＣの数が少なくても必ず７ビッ
ト分のデータ送信が行われるため、これ以上のデータ転
送の効率化を図ることができない。
【００１１】本発明は、接続されているスレーブＩＣの
数が少ない場合に、より迅速なデータ転送を実現するデ
ータ転送システム、及び、データ転送方式を提供するこ
とを目的とする。
数が少ない場合に、より迅速なデータ転送を実現するデ
ータ転送システム、及び、データ転送方式を提供するこ
とを目的とする。
【００１２】
【課題を解決するための手段】本発明のデータ転送シス
テムは、互いにバスで接続された、マスターＩＣと、予
め割り当てられたビット数よりも少ないビット数のアド
レスの設定された１以上のスレーブＩＣとの間でデータ
転送を行うデータ転送システムであって、上記マスター
ＩＣは、データ転送を行うスレーブＩＣを指定するため
上記少ないビット数のアドレスデータを出力すると共
に、上記アドレスデータとして予め割り当てられている
規定のビットの内、アドレスデータとして未使用のビッ
トから転送データの出力を行う転送データ出力手段を備
え、上記１以上のスレーブＩＣは、それぞれ、マスター
ＩＣより送られてくるアドレスデータから自己が指定さ
れたか否かを認識するアドレス認識手段と、当該アドレ
ス認識手段により自己が指定されたと認識した場合に、
アドレスデータの直後から送られてくるデータを転送デ
ータとして処理するデータ処理手段とを備えることを特
徴とする。
テムは、互いにバスで接続された、マスターＩＣと、予
め割り当てられたビット数よりも少ないビット数のアド
レスの設定された１以上のスレーブＩＣとの間でデータ
転送を行うデータ転送システムであって、上記マスター
ＩＣは、データ転送を行うスレーブＩＣを指定するため
上記少ないビット数のアドレスデータを出力すると共
に、上記アドレスデータとして予め割り当てられている
規定のビットの内、アドレスデータとして未使用のビッ
トから転送データの出力を行う転送データ出力手段を備
え、上記１以上のスレーブＩＣは、それぞれ、マスター
ＩＣより送られてくるアドレスデータから自己が指定さ
れたか否かを認識するアドレス認識手段と、当該アドレ
ス認識手段により自己が指定されたと認識した場合に、
アドレスデータの直後から送られてくるデータを転送デ
ータとして処理するデータ処理手段とを備えることを特
徴とする。
【００１３】本発明の第２のデータ転送システムは、上
記第１のデータ転送システムにおいて、各スレーブＩＣ
は、予め割り当てられたビット数よりも少ない所定のビ
ット数のアドレスが設定されていることを特徴とする。
記第１のデータ転送システムにおいて、各スレーブＩＣ
は、予め割り当てられたビット数よりも少ない所定のビ
ット数のアドレスが設定されていることを特徴とする。
【００１４】本発明の第３のデータ転送システムは、上
記何れかのデータ転送システムにおいて、更に、予め割
り当てられている規定のビット数をアドレスデータとし
て使用し、かつ、各スレーブＩＣに設定されているアド
レスと対応するビットに既に割り当てられているアドレ
スとは異なる値のデータを有するアドレスの設定された
１以上の第２スレーブＩＣがバスに接続され、マスター
ＩＣの転送データ出力手段は、第２スレーブＩＣを指定
してデータ転送を行う場合、予め割り当てられている規
定のビット数のアドレスデータを出力した後に、転送デ
ータの出力を行う個とを特徴とする。
記何れかのデータ転送システムにおいて、更に、予め割
り当てられている規定のビット数をアドレスデータとし
て使用し、かつ、各スレーブＩＣに設定されているアド
レスと対応するビットに既に割り当てられているアドレ
スとは異なる値のデータを有するアドレスの設定された
１以上の第２スレーブＩＣがバスに接続され、マスター
ＩＣの転送データ出力手段は、第２スレーブＩＣを指定
してデータ転送を行う場合、予め割り当てられている規
定のビット数のアドレスデータを出力した後に、転送デ
ータの出力を行う個とを特徴とする。
【００１５】本発明のデータ転送方式は、互いにバスで
接続された、マスターＩＣと、予め割り当てられたビッ
ト数よりも少ないビット数のアドレスの設定された１以
上のスレーブＩＣとの間のデータ転送方式であって、マ
スターＩＣは、データ転送を行うスレーブＩＣを指定す
るため上記少ないビット数のアドレスデータを出力する
と共に、上記アドレスデータとして予め割り当てられて
いる規定のビットの内、アドレスデータとして未使用の
ビットから転送データの出力を行い、各スレーブＩＣ
は、マスターＩＣより送られてくるアドレスデータから
自己が指定されたか否かを認識し、自己が指定されたと
認識した場合に、アドレスデータの直後から送られてく
るデータを転送データとして処理することを特徴とす
る。
接続された、マスターＩＣと、予め割り当てられたビッ
ト数よりも少ないビット数のアドレスの設定された１以
上のスレーブＩＣとの間のデータ転送方式であって、マ
スターＩＣは、データ転送を行うスレーブＩＣを指定す
るため上記少ないビット数のアドレスデータを出力する
と共に、上記アドレスデータとして予め割り当てられて
いる規定のビットの内、アドレスデータとして未使用の
ビットから転送データの出力を行い、各スレーブＩＣ
は、マスターＩＣより送られてくるアドレスデータから
自己が指定されたか否かを認識し、自己が指定されたと
認識した場合に、アドレスデータの直後から送られてく
るデータを転送データとして処理することを特徴とす
る。
【００１６】
【発明の実施の形態】本発明のデータ転送方式は、Ｉ2
Ｃバスを介して、マスターＩＣと複数のスレーブＩＣが
接続されて成るシステムにおいて、スレーブＩＣの数が
少ない場合には、個々のスレーブＩＣを識別するのに必
要最小限のビットをアドレスデータ用に使用すると共
に、元々アドレスデータ用に割り当てられている７ビッ
トの内の残りのビットをデータ転送用に割り当てること
を特徴とする。これにより、接続されているスレーブＩ
Ｃの数が少ない場合におけるより迅速なデータ転送を実
現する。以下、上記特徴を具備するデータ転送方式を実
現するデータ転送システムを、添付の図面を参照しつつ
説明する。
Ｃバスを介して、マスターＩＣと複数のスレーブＩＣが
接続されて成るシステムにおいて、スレーブＩＣの数が
少ない場合には、個々のスレーブＩＣを識別するのに必
要最小限のビットをアドレスデータ用に使用すると共
に、元々アドレスデータ用に割り当てられている７ビッ
トの内の残りのビットをデータ転送用に割り当てること
を特徴とする。これにより、接続されているスレーブＩ
Ｃの数が少ない場合におけるより迅速なデータ転送を実
現する。以下、上記特徴を具備するデータ転送方式を実
現するデータ転送システムを、添付の図面を参照しつつ
説明する。
【００１７】図１は、本発明のデータ転送方式を実現す
るデータ転送システム５０の構成図である。データ転送
システム５０は、Ｉ2Ｃバスとして、シリアルデータラ
イン（以下、ＳＤＡラインという）１０及びシリアルク
ロックライン（以下、ＳＣＬラインという）２０を備
え、当該バスにマスターＩＣ１００、及び、７個のスレ
ーブＩＣ１１０〜１７０を接続して成る。
るデータ転送システム５０の構成図である。データ転送
システム５０は、Ｉ2Ｃバスとして、シリアルデータラ
イン（以下、ＳＤＡラインという）１０及びシリアルク
ロックライン（以下、ＳＣＬラインという）２０を備
え、当該バスにマスターＩＣ１００、及び、７個のスレ
ーブＩＣ１１０〜１７０を接続して成る。
【００１８】マスターＩＣ１００は、信号制御部及びＩ
2Ｃインターフェースで構成されており、以下に説明す
る手順でスレーブＩＣを指定し、データの転送処理を行
う。
2Ｃインターフェースで構成されており、以下に説明す
る手順でスレーブＩＣを指定し、データの転送処理を行
う。
【００１９】スレーブＩＣ１１０〜１７０には、”００
１”〜”１１１”の３ビットのアドレスを割り当てる。
各スレーブＩＣに割り当てるアドレスのビット数は、接
続するスレーブＩＣの数に応じて決まる。例えば、３つ
しかない場合には、２ビットを割り当てる。なお、後に
応用例として説明するが、ここで、スレーブＩＣ１１０
〜１７０に、アドレス”０００”を割り当てないのは、
７ビット分のアドレスの割り当てを必要とする従来のス
レーブＩＣの下位３ビットのアドレスを”０００”とす
ることで、本発明にかかるスレーブＩＣ１１０〜１７０
と従来のスレーブＩＣの識別を可能にして混合状態での
使用を可能にするためである。
１”〜”１１１”の３ビットのアドレスを割り当てる。
各スレーブＩＣに割り当てるアドレスのビット数は、接
続するスレーブＩＣの数に応じて決まる。例えば、３つ
しかない場合には、２ビットを割り当てる。なお、後に
応用例として説明するが、ここで、スレーブＩＣ１１０
〜１７０に、アドレス”０００”を割り当てないのは、
７ビット分のアドレスの割り当てを必要とする従来のス
レーブＩＣの下位３ビットのアドレスを”０００”とす
ることで、本発明にかかるスレーブＩＣ１１０〜１７０
と従来のスレーブＩＣの識別を可能にして混合状態での
使用を可能にするためである。
【００２０】図２は、上記構成のデータ転送システム５
０において、マスターＩＣ１００が実行する処理のフロ
ーチャートである。図３は、図２のフローチャートに従
い、スレーブＩＣ１１０〜１７０の内の１つを指定し、
当該指定したスレーブＩＣとの回線を確立した後に、デ
ータ転送を行う場合にＳＤＡライン１０に流れる信号の
種類を示す図である。図中、マスターＩＣ１００から出
力される信号を斜線で表し、指定されたスレーブＩＣか
ら出力される信号を白抜きで表す。図４は、データライ
ン１０及びクロックライン２０に流れる信号のレベルを
表す図である。以下、図３及び図４を参照しつつ、マス
ターＩＣ１００の実行するデータ転送処理の内容を図２
のフローに従いながら説明する。
０において、マスターＩＣ１００が実行する処理のフロ
ーチャートである。図３は、図２のフローチャートに従
い、スレーブＩＣ１１０〜１７０の内の１つを指定し、
当該指定したスレーブＩＣとの回線を確立した後に、デ
ータ転送を行う場合にＳＤＡライン１０に流れる信号の
種類を示す図である。図中、マスターＩＣ１００から出
力される信号を斜線で表し、指定されたスレーブＩＣか
ら出力される信号を白抜きで表す。図４は、データライ
ン１０及びクロックライン２０に流れる信号のレベルを
表す図である。以下、図３及び図４を参照しつつ、マス
ターＩＣ１００の実行するデータ転送処理の内容を図２
のフローに従いながら説明する。
【００２１】まず、図４に示すように、マスターＩＣ１
００は、クロック信号が”Ｈ”の時にデータを”Ｈ”か
ら”Ｌ”に切換えてスタートコンディションを形成し、
これよりスレーブアドレスの指定を行うことを各スレー
ブＩＣ１１０〜１７０に知らせる（ステップＳ１）。
００は、クロック信号が”Ｈ”の時にデータを”Ｈ”か
ら”Ｌ”に切換えてスタートコンディションを形成し、
これよりスレーブアドレスの指定を行うことを各スレー
ブＩＣ１１０〜１７０に知らせる（ステップＳ１）。
【００２２】この後、図３に示すように、３ビットのス
レーブＩＣのアドレスデータを出力し（ステップＳ
２）、直ちに４ビット分の転送データを出力する（ステ
ップＳ３）。当該処理により、接続されているスレーブ
ＩＣの数が少ない場合におけるより迅速なデータ転送を
実現する。なお、各スレーブＩＣに、３ビット均一でな
く、それぞれ異なるビット数のアドレスを割り当て、ア
ドレスとして未使用なビットからデータの転送を行う構
成を採用しても良い。この場合、アドレスデータと転送
データの境界において再度スタートコンディションを形
成することにより、各スレーブＩＣにアドレスデータの
終端を認識させる構成を採用する。
レーブＩＣのアドレスデータを出力し（ステップＳ
２）、直ちに４ビット分の転送データを出力する（ステ
ップＳ３）。当該処理により、接続されているスレーブ
ＩＣの数が少ない場合におけるより迅速なデータ転送を
実現する。なお、各スレーブＩＣに、３ビット均一でな
く、それぞれ異なるビット数のアドレスを割り当て、ア
ドレスとして未使用なビットからデータの転送を行う構
成を採用しても良い。この場合、アドレスデータと転送
データの境界において再度スタートコンディションを形
成することにより、各スレーブＩＣにアドレスデータの
終端を認識させる構成を採用する。
【００２３】４ビット分のデータの出力後、マスターＩ
Ｃ１００は、スレーブＩＣへのデータの書き込みの場
合、”Ｌ”のＲ／Ｗ信号を出力し、逆にスレーブＩＣか
らデータを読み出す場合、”Ｈ”のＲ／Ｗ信号を出力す
る（ステップＳ４）。
Ｃ１００は、スレーブＩＣへのデータの書き込みの場
合、”Ｌ”のＲ／Ｗ信号を出力し、逆にスレーブＩＣか
らデータを読み出す場合、”Ｈ”のＲ／Ｗ信号を出力す
る（ステップＳ４）。
【００２４】指定されたことを認識したスレーブＩＣか
ら認証信号Ａが返送されてくるのを待機する（ステップ
Ｓ５でＮＯ）。
ら認証信号Ａが返送されてくるのを待機する（ステップ
Ｓ５でＮＯ）。
【００２５】上記Ｒ／Ｗが”Ｌ”の場合、認証信号Ａの
受信後（ステップＳ５でＹＥＳ）、マスターＩＣ１００
は、既に送信した４ビット分の転送データに引き続き、
データを１バイト単位で出力する（ステップＳ６）。一
方、Ｒ／Ｗ信号が”Ｌ”の場合、指定したスレーブＩＣ
からデータが送られてくるのを待つ。
受信後（ステップＳ５でＹＥＳ）、マスターＩＣ１００
は、既に送信した４ビット分の転送データに引き続き、
データを１バイト単位で出力する（ステップＳ６）。一
方、Ｒ／Ｗ信号が”Ｌ”の場合、指定したスレーブＩＣ
からデータが送られてくるのを待つ。
【００２６】指定したスレーブＩＣから認証信号Ａが返
信されてくるのを待機する（ステップＳ７でＮＯ）。
信されてくるのを待機する（ステップＳ７でＮＯ）。
【００２７】認証信号Ａの受信後（ステップＳ７でＹＥ
Ｓ）、データの転送が未だ完了していない場合（ステッ
プＳ８でＮＯ）、ステップＳ６に戻り次の１バイトの転
送データを出力する。また、Ｒ／Ｗ信号が”Ｌ”の場
合、指定したスレーブＩＣからデータが送られてくるの
を待つ。
Ｓ）、データの転送が未だ完了していない場合（ステッ
プＳ８でＮＯ）、ステップＳ６に戻り次の１バイトの転
送データを出力する。また、Ｒ／Ｗ信号が”Ｌ”の場
合、指定したスレーブＩＣからデータが送られてくるの
を待つ。
【００２８】転送すべきデータの出力が完了した場合
（ステップＳ８でＹＥＳ）、図４に示すように、クロッ
ク信号が”Ｈ”の時にデータを”Ｌ”から”Ｈ”に切換
えてストップコンディションを形成し、指定したスレー
ブＩＣに対してデータ転送の終了を知らせる。
（ステップＳ８でＹＥＳ）、図４に示すように、クロッ
ク信号が”Ｈ”の時にデータを”Ｌ”から”Ｈ”に切換
えてストップコンディションを形成し、指定したスレー
ブＩＣに対してデータ転送の終了を知らせる。
【００２９】図５は、スレーブＩＣ１１０の構成を示す
図である。スレーブＩＣ１１０は、Ｉ2Ｃインターフェ
ースとしてＳＤＡライン１０及びＳＣＬライン２０に接
続されるデータ制御部１及びクロック制御部２を備え
る。データ制御部１は、ＳＤＡライン１０を介して入力
されるデータをシフトレジスタ７に出力すると共に、シ
リアル通信制御部９に出力する。クロック制御部２は、
ＳＣＬライン２０を介して入力されるクロック信号をシ
リアル通信制御部９に出力する。
図である。スレーブＩＣ１１０は、Ｉ2Ｃインターフェ
ースとしてＳＤＡライン１０及びＳＣＬライン２０に接
続されるデータ制御部１及びクロック制御部２を備え
る。データ制御部１は、ＳＤＡライン１０を介して入力
されるデータをシフトレジスタ７に出力すると共に、シ
リアル通信制御部９に出力する。クロック制御部２は、
ＳＣＬライン２０を介して入力されるクロック信号をシ
リアル通信制御部９に出力する。
【００３０】シフトレジスタ７は、８ビットのシフトレ
ジスタであり、シリアル通信制御部９からのパラレルデ
ータ出力信号に応じて、格納しているデータをスレーブ
ＩＣ１１０の内部データバス１０１にパラレル出力す
る。
ジスタであり、シリアル通信制御部９からのパラレルデ
ータ出力信号に応じて、格納しているデータをスレーブ
ＩＣ１１０の内部データバス１０１にパラレル出力す
る。
【００３１】デバイス処理部１５は、内部データバス１
０１を介して転送されてくるデータの処理を行う。ま
た、デバイス処理部１５は、レジスタ８にスレーブアド
レス１１０に割り当てるアドレスデータのビット数を設
定する。また、シフトレジスタ３に当該スレーブＩＣの
アドレスを設定する。レジスタ８は、設定されたビット
数をビット選択器４，６、及び、シリアル通信制御部９
に出力する。ビット選択器４，６は、入力されたビット
数のデータを比較器５に出力する。比較器５は、シリア
ル通信制御部９からのトリガ信号の入力に応じて、ビッ
ト選択器４，６を介して入力されるレジスタ３のアドレ
スデータ及びレジスタ７の３ビットデータを比較し、同
じ場合に”Ｈ”の比較結果信号をシリアル通信制御部９
に出力する。
０１を介して転送されてくるデータの処理を行う。ま
た、デバイス処理部１５は、レジスタ８にスレーブアド
レス１１０に割り当てるアドレスデータのビット数を設
定する。また、シフトレジスタ３に当該スレーブＩＣの
アドレスを設定する。レジスタ８は、設定されたビット
数をビット選択器４，６、及び、シリアル通信制御部９
に出力する。ビット選択器４，６は、入力されたビット
数のデータを比較器５に出力する。比較器５は、シリア
ル通信制御部９からのトリガ信号の入力に応じて、ビッ
ト選択器４，６を介して入力されるレジスタ３のアドレ
スデータ及びレジスタ７の３ビットデータを比較し、同
じ場合に”Ｈ”の比較結果信号をシリアル通信制御部９
に出力する。
【００３２】図６は、シリアル通信制御部９の実行する
データ転送処理のフローチャートである。以下、本図の
フローに従いながらシリアル通信制御部９の実行する処
理の内容について説明する。まず、シリアル通信制御部
９は、クロック制御部２を介して入力されるＳＣＬライ
ン２０に流れるクロック信号が”Ｈ”の時に、データ制
御部１を介して入力されるＳＤＡライン１０に流れるデ
ータが”Ｈ”から”Ｌ”に変化するのを待機する（ステ
ップＳ２０でＮＯ）。当該状態を検出した場合（ステッ
プＳ２０でＹＥＳ）、マスターＩＣ１００によるスター
トコンディションの形成であると認識し、引き続きデー
タ制御部１よりアドレスデータが入力されるのを待つ
（ステップＳ２１でＮＯ）。
データ転送処理のフローチャートである。以下、本図の
フローに従いながらシリアル通信制御部９の実行する処
理の内容について説明する。まず、シリアル通信制御部
９は、クロック制御部２を介して入力されるＳＣＬライ
ン２０に流れるクロック信号が”Ｈ”の時に、データ制
御部１を介して入力されるＳＤＡライン１０に流れるデ
ータが”Ｈ”から”Ｌ”に変化するのを待機する（ステ
ップＳ２０でＮＯ）。当該状態を検出した場合（ステッ
プＳ２０でＹＥＳ）、マスターＩＣ１００によるスター
トコンディションの形成であると認識し、引き続きデー
タ制御部１よりアドレスデータが入力されるのを待つ
（ステップＳ２１でＮＯ）。
【００３３】シリアル通信制御部９は、データ制御部１
を介して３ビット分のデータが入力された場合（ステッ
プＳ２１でＹＥＳ）、比較器４にトリガ信号を出力し、
入力された３ビットのアドレス指定データと、自己の３
ビットのアドレスデータと比較させる（ステップＳ２
２）。なお、各スレーブＩＣに、３ビット均一でなく、
それぞれ異なるビット数のアドレスを割り当て、アドレ
スとして未使用なビットからデータの転送を行う構成を
採用する場合、マスターＩＣ１００がアドレスデータと
転送データの境界において再度スタートコンディション
を形成したことを検出した後に上記ステップＳ２２の処
理を実行する。
を介して３ビット分のデータが入力された場合（ステッ
プＳ２１でＹＥＳ）、比較器４にトリガ信号を出力し、
入力された３ビットのアドレス指定データと、自己の３
ビットのアドレスデータと比較させる（ステップＳ２
２）。なお、各スレーブＩＣに、３ビット均一でなく、
それぞれ異なるビット数のアドレスを割り当て、アドレ
スとして未使用なビットからデータの転送を行う構成を
採用する場合、マスターＩＣ１００がアドレスデータと
転送データの境界において再度スタートコンディション
を形成したことを検出した後に上記ステップＳ２２の処
理を実行する。
【００３４】比較器４は、入力された３ビットのアドレ
ス指定データと、自己の３ビットのアドレスデータとが
一致する場合に”Ｈ”の比較結果信号をシリアル通信制
御部９に出力する。ここで、”Ｌ”の比較結果信号が返
信されてきた場合（ステップＳ２３でＮＯ）、シリアル
通信制御部９は、自己が指定されたのではないと判断し
て上記ステップＳ２０に戻り、マスターＩＣ１００によ
り再びスタートコンディションが設定されるのを待機す
る。
ス指定データと、自己の３ビットのアドレスデータとが
一致する場合に”Ｈ”の比較結果信号をシリアル通信制
御部９に出力する。ここで、”Ｌ”の比較結果信号が返
信されてきた場合（ステップＳ２３でＮＯ）、シリアル
通信制御部９は、自己が指定されたのではないと判断し
て上記ステップＳ２０に戻り、マスターＩＣ１００によ
り再びスタートコンディションが設定されるのを待機す
る。
【００３５】一方、比較器５から”Ｈ”の比較結果信号
が返信されてきた場合（ステップＳ２３でＹＥＳ）、シ
リアル通信制御部９は、自己が指定されたことを認識
し、一旦シフトレジスタ７をリセットした後に（ステッ
プＳ２４）、引き続きデータ制御部１から入力される４
ビットのデータを転送用のデータとして受け取り、４ビ
ット分の転送データが入力されたことを確認すると共に
シフトレジスタ７に対してパラレルデータ出力信号を出
力する（ステップＳ２５）。Ｒ／Ｗ信号が送られてくる
のを待機する（ステップＳ２６でＮＯ）。Ｒ／Ｗ信号を
受け取った後（ステップＳ２６でＹＥＳ）、マスターＩ
Ｃ１００に対して認証信号Ａを返信する（ステップＳ２
７）。
が返信されてきた場合（ステップＳ２３でＹＥＳ）、シ
リアル通信制御部９は、自己が指定されたことを認識
し、一旦シフトレジスタ７をリセットした後に（ステッ
プＳ２４）、引き続きデータ制御部１から入力される４
ビットのデータを転送用のデータとして受け取り、４ビ
ット分の転送データが入力されたことを確認すると共に
シフトレジスタ７に対してパラレルデータ出力信号を出
力する（ステップＳ２５）。Ｒ／Ｗ信号が送られてくる
のを待機する（ステップＳ２６でＮＯ）。Ｒ／Ｗ信号を
受け取った後（ステップＳ２６でＹＥＳ）、マスターＩ
Ｃ１００に対して認証信号Ａを返信する（ステップＳ２
７）。
【００３６】この後、シリアル通信制御部９は、マスタ
ーＩＣ１００から１バイト単位の転送データを受け取る
毎に認証信号Ａを返信する（ステップＳ２８でＹＥＳ、
ステップＳ２９）。この後、マスターＩＣ１００により
クロック信号が”Ｈ”の時にデータが”Ｌ”から”Ｈ”
に切換えられ、ストップコンディションが形成されたこ
とを確認して（ステップＳ３０でＹＥＳ）、データ転送
処理を終了する。
ーＩＣ１００から１バイト単位の転送データを受け取る
毎に認証信号Ａを返信する（ステップＳ２８でＹＥＳ、
ステップＳ２９）。この後、マスターＩＣ１００により
クロック信号が”Ｈ”の時にデータが”Ｌ”から”Ｈ”
に切換えられ、ストップコンディションが形成されたこ
とを確認して（ステップＳ３０でＹＥＳ）、データ転送
処理を終了する。
【００３７】なお、残りのスレーブＩＣ１２０〜１７０
は、スレーブＩＣ１１０のデバイス処理部１５に相当す
る処理部において実行する処理内容が同じ又は異なる
が、スレーブアドレスを認識する構成については同じで
あるため、特に説明しない。
は、スレーブＩＣ１１０のデバイス処理部１５に相当す
る処理部において実行する処理内容が同じ又は異なる
が、スレーブアドレスを認識する構成については同じで
あるため、特に説明しない。
【００３８】図７は、本システムに対応したスレーブ１
１０〜１７０の他に、従来のＩ2Ｃプロトコルに従うア
ドレスデータとして７ビットデータを使用するスレーブ
２２０、２２１を混合して使用する場合の例を示す。こ
の場合において、従来のスレーブ２２０、２２１のアド
レスの下位３ビットのアドレスは”０００”に設定す
る。スレーブＩＣ１１０〜１７０を指定して、データ転
送を行う場合には、既述したように、３ビットのアドレ
スデータに転送用のデータ４ビットを付加した７ビット
のデータを送信すればよい。また、従来のスレーブＩＣ
２２０、２２１に対してデータの転送を行う場合には、
従来のＩ2Ｃプロトコルに従い、７ビットのアドレスデ
ータを送信し、指定したスレーブＩＣからの認証信号Ａ
を受け取った後に、１バイト単位で転送データを出力す
ればよい。
１０〜１７０の他に、従来のＩ2Ｃプロトコルに従うア
ドレスデータとして７ビットデータを使用するスレーブ
２２０、２２１を混合して使用する場合の例を示す。こ
の場合において、従来のスレーブ２２０、２２１のアド
レスの下位３ビットのアドレスは”０００”に設定す
る。スレーブＩＣ１１０〜１７０を指定して、データ転
送を行う場合には、既述したように、３ビットのアドレ
スデータに転送用のデータ４ビットを付加した７ビット
のデータを送信すればよい。また、従来のスレーブＩＣ
２２０、２２１に対してデータの転送を行う場合には、
従来のＩ2Ｃプロトコルに従い、７ビットのアドレスデ
ータを送信し、指定したスレーブＩＣからの認証信号Ａ
を受け取った後に、１バイト単位で転送データを出力す
ればよい。
【００３９】以上説明するように、データ転送システム
５０では、バスに接続するスレーブＩＣの数が少ない場
合、識別に使用していないアドレスビットをデータ転送
用のビットとして使用することで、より迅速なデータ転
送を実現することができる。
５０では、バスに接続するスレーブＩＣの数が少ない場
合、識別に使用していないアドレスビットをデータ転送
用のビットとして使用することで、より迅速なデータ転
送を実現することができる。
【００４０】
【発明の効果】本発明の第１のデータ転送システムを採
用することで、バスに接続するスレーブＩＣの数が少な
い等、識別に必要なアドレスデータのビット数が少ない
場合には、識別に使用していないアドレスビットをデー
タ転送用のビットとして使用することで、より迅速なデ
ータ転送を実現することができる。
用することで、バスに接続するスレーブＩＣの数が少な
い等、識別に必要なアドレスデータのビット数が少ない
場合には、識別に使用していないアドレスビットをデー
タ転送用のビットとして使用することで、より迅速なデ
ータ転送を実現することができる。
【００４１】本発明の第２のデータ転送システムを採用
することで、予め割り当てられたビット数よりも少ない
所定のビット数のアドレスデータを採用するスレーブＩ
Ｃに対するデータ転送の効率化を図ることができる。
することで、予め割り当てられたビット数よりも少ない
所定のビット数のアドレスデータを採用するスレーブＩ
Ｃに対するデータ転送の効率化を図ることができる。
【００４２】本発明の第３のデータ転送システムを採用
することで、予め割り当てられた全てのビットを用いた
アドレスデータの割り当てられているスレーブＩＣが混
在する場合であっても、これらを指定し、データ転送を
行うことができる。
することで、予め割り当てられた全てのビットを用いた
アドレスデータの割り当てられているスレーブＩＣが混
在する場合であっても、これらを指定し、データ転送を
行うことができる。
【００４３】本発明のデータ転送方式を採用すること
で、バスに接続するスレーブＩＣの数が少ない場合、識
別に使用していないアドレスビットをデータ転送用のビ
ットとして使用することで、より迅速なデータ転送を実
現することができる。
で、バスに接続するスレーブＩＣの数が少ない場合、識
別に使用していないアドレスビットをデータ転送用のビ
ットとして使用することで、より迅速なデータ転送を実
現することができる。
【図１】 本発明のデータ転送システムの構成図であ
る。
る。
【図２】 マスターＩＣの実行するデータ転送処理のフ
ローチャートである。
ローチャートである。
【図３】 データ転送時にＳＤＡラインに流れる信号の
種類を示す図である。
種類を示す図である。
【図４】 データ転送時にＳＤＡラインに流れる信号の
レベルを示す図である。
レベルを示す図である。
【図５】 スレーブＩＣのブロック構成図である
【図６】 スレーブＩＣのシリアル通信制御部の実行す
るデータ転送処理のフローチャートである。
るデータ転送処理のフローチャートである。
【図７】 データ転送システムの変形例の構成図であ
る。
る。
【図８】 従来のＩ2Ｃプロトコルに従うデータ転送時
の信号の状態を示す図である。
の信号の状態を示す図である。
１ データ制御部、２ クロック制御部、４，６ ビッ
ト選択部、５ 比較部、７，８ レジスタ、９ シリア
ル通信制御部、１０ ＳＤＡライン、１５ デバイス処
理部、２０ ＳＣＬライン、１００ マスターＩＣ、１
０１ データバス、１１０，１２０，１３０，１４０，
１５０，１６０，１７０ スレーブＩＣ、２２０，２２
１ 従来のスレーブＩＣ
ト選択部、５ 比較部、７，８ レジスタ、９ シリア
ル通信制御部、１０ ＳＤＡライン、１５ デバイス処
理部、２０ ＳＣＬライン、１００ マスターＩＣ、１
０１ データバス、１１０，１２０，１３０，１４０，
１５０，１６０，１７０ スレーブＩＣ、２２０，２２
１ 従来のスレーブＩＣ
Claims (4)
- 【請求項１】 互いにバスで接続された、マスターＩＣ
と、予め割り当てられたビット数よりも少ないビット数
のアドレスの設定された１以上のスレーブＩＣとの間で
データ転送を行うデータ転送システムであって、 上記マスターＩＣは、データ転送を行うスレーブＩＣを
指定するため上記少ないビット数のアドレスデータを出
力すると共に、上記アドレスデータとして予め割り当て
られている規定のビットの内、アドレスデータとして未
使用のビットから転送データの出力を行う転送データ出
力手段を備え、 上記１以上のスレーブＩＣは、それぞれ、マスターＩＣ
より送られてくるアドレスデータから自己が指定された
か否かを認識するアドレス認識手段と、当該アドレス認
識手段により自己が指定されたと認識した場合に、アド
レスデータの直後から送られてくるデータを転送データ
として処理するデータ処理手段とを備えることを特徴と
するデータ転送システム。 - 【請求項２】 請求項１に記載のデータ転送システムに
おいて、 各スレーブＩＣは、予め割り当てられたビット数よりも
少ない所定のビット数のアドレスが設定されているデー
タ転送システム。 - 【請求項３】 請求項１又は請求項２に記載のデータ転
送システムにおいて、 更に、予め割り当てられている規定のビット数をアドレ
スデータとして使用し、かつ、各スレーブＩＣに設定さ
れているアドレスと対応するビットに既に割り当てられ
ているアドレスとは異なる値のデータを有するアドレス
の設定された１以上の第２スレーブＩＣがバスに接続さ
れ、 マスターＩＣの転送データ出力手段は、第２スレーブＩ
Ｃを指定してデータ転送を行う場合、予め割り当てられ
ている規定のビット数のアドレスデータを出力した後
に、転送データの出力を行うデータ転送システム。 - 【請求項４】 互いにバスで接続された、マスターＩＣ
と、予め割り当てられたビット数よりも少ないビット数
のアドレスの設定された１以上のスレーブＩＣとの間の
データ転送方式であって、 マスターＩＣは、データ転送を行うスレーブＩＣを指定
するため上記少ないビット数のアドレスデータを出力す
ると共に、上記アドレスデータとして予め割り当てられ
ている規定のビットの内、アドレスデータとして未使用
のビットから転送データの出力を行い、 各スレーブＩＣは、マスターＩＣより送られてくるアド
レスデータから自己が指定されたか否かを認識し、自己
が指定されたと認識した場合に、アドレスデータの直後
から送られてくるデータを転送データとして処理するこ
とを特徴とするデータ転送方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000390385A JP4222720B2 (ja) | 2000-12-22 | 2000-12-22 | データ転送システム、及び、データ転送方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000390385A JP4222720B2 (ja) | 2000-12-22 | 2000-12-22 | データ転送システム、及び、データ転送方式 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2002189697A true JP2002189697A (ja) | 2002-07-05 |
| JP4222720B2 JP4222720B2 (ja) | 2009-02-12 |
Family
ID=18856765
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2000390385A Expired - Fee Related JP4222720B2 (ja) | 2000-12-22 | 2000-12-22 | データ転送システム、及び、データ転送方式 |
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| Country | Link |
|---|---|
| JP (1) | JP4222720B2 (ja) |
Cited By (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2005025767A (ja) * | 2003-07-03 | 2005-01-27 | Thomson Licensing Sa | バス接続を介してのランダムアクセスのための方法およびデータ構造 |
| JP2008219707A (ja) * | 2007-03-07 | 2008-09-18 | Fujitsu Telecom Networks Ltd | 分岐型シリアル通信システム |
| JP2011113336A (ja) * | 2009-11-27 | 2011-06-09 | Seiko Epson Corp | 複数の記憶装置を備えるシステム及びそのためのデータ転送方法 |
| JP2014056577A (ja) * | 2009-04-01 | 2014-03-27 | Seiko Epson Corp | 記憶装置、基板、液体容器、データ記憶部に書き込むべきデータをホスト回路から受け付ける方法、ホスト回路に対し電気的に接続可能な記憶装置を含むシステム |
| JP2016035488A (ja) * | 2014-08-01 | 2016-03-17 | ローム株式会社 | タイミングコントローラおよびそれを用いたディスプレイ装置 |
| WO2019049209A1 (ja) * | 2017-09-05 | 2019-03-14 | 三菱電機株式会社 | 車載機器、信号出力装置、車載機器設定システム、および信号値情報取得方法 |
| DE102020200819A1 (de) | 2020-01-23 | 2021-07-29 | Zf Friedrichshafen Ag | Erweiterung eines Busprotokolls mit Übergabe eines Nutzdatums im Header |
| KR20220071899A (ko) | 2020-11-24 | 2022-05-31 | 에이블릭 가부시키가이샤 | 버스 조정 회로 및 그것을 구비한 데이터 전송 시스템 |
-
2000
- 2000-12-22 JP JP2000390385A patent/JP4222720B2/ja not_active Expired - Fee Related
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| DE102020200819A1 (de) | 2020-01-23 | 2021-07-29 | Zf Friedrichshafen Ag | Erweiterung eines Busprotokolls mit Übergabe eines Nutzdatums im Header |
| KR20220071899A (ko) | 2020-11-24 | 2022-05-31 | 에이블릭 가부시키가이샤 | 버스 조정 회로 및 그것을 구비한 데이터 전송 시스템 |
| US11636051B2 (en) | 2020-11-24 | 2023-04-25 | Ablic Inc. | Bus arbitration circuit and data transfer system including the same |
Also Published As
| Publication number | Publication date |
|---|---|
| JP4222720B2 (ja) | 2009-02-12 |
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