KR20220071899A - 버스 조정 회로 및 그것을 구비한 데이터 전송 시스템 - Google Patents

버스 조정 회로 및 그것을 구비한 데이터 전송 시스템 Download PDF

Info

Publication number
KR20220071899A
KR20220071899A KR1020210151415A KR20210151415A KR20220071899A KR 20220071899 A KR20220071899 A KR 20220071899A KR 1020210151415 A KR1020210151415 A KR 1020210151415A KR 20210151415 A KR20210151415 A KR 20210151415A KR 20220071899 A KR20220071899 A KR 20220071899A
Authority
KR
South Korea
Prior art keywords
bus
terminal
circuit
output
input terminal
Prior art date
Application number
KR1020210151415A
Other languages
English (en)
Inventor
비아오 셴
Original Assignee
에이블릭 가부시키가이샤
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 에이블릭 가부시키가이샤 filed Critical 에이블릭 가부시키가이샤
Publication of KR20220071899A publication Critical patent/KR20220071899A/ko

Links

Images

Classifications

    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
    • G06F13/14—Handling requests for interconnection or transfer
    • G06F13/16—Handling requests for interconnection or transfer for access to memory bus
    • G06F13/1605—Handling requests for interconnection or transfer for access to memory bus based on arbitration
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
    • G06F13/38—Information transfer, e.g. on bus
    • G06F13/42—Bus transfer protocol, e.g. handshake; Synchronisation
    • G06F13/4282—Bus transfer protocol, e.g. handshake; Synchronisation on a serial bus, e.g. I2C bus, SPI bus
    • G06F13/4291—Bus transfer protocol, e.g. handshake; Synchronisation on a serial bus, e.g. I2C bus, SPI bus using a clocked protocol
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
    • G06F13/14—Handling requests for interconnection or transfer
    • G06F13/36—Handling requests for interconnection or transfer for access to common bus or bus system
    • G06F13/362—Handling requests for interconnection or transfer for access to common bus or bus system with centralised access control
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
    • G06F13/38—Information transfer, e.g. on bus
    • G06F13/382—Information transfer, e.g. on bus using universal interface adapter
    • G06F13/385—Information transfer, e.g. on bus using universal interface adapter for adaptation of a particular data processing system to different peripheral devices
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F2213/00—Indexing scheme relating to interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
    • G06F2213/0016—Inter-integrated circuit (I2C)

Landscapes

  • Engineering & Computer Science (AREA)
  • Theoretical Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • General Engineering & Computer Science (AREA)
  • General Physics & Mathematics (AREA)
  • Bus Control (AREA)
  • Information Transfer Systems (AREA)
  • Small-Scale Networks (AREA)

Abstract

버스의 전송 속도가 저하되지 않는 버스 조정 회로를 제공하는 것이다. 호스트 버스에 접속된 제1 버스 단자와, 로컬 버스에 접속된 제2 버스 단자와, 출력 단자가 상기 제1 버스 단자에 접속된 제1 출력 회로와, 출력 단자가 상기 제2 버스 단자에 접속된 제2 출력 회로와, 제1 입력 단자와 제2 입력 단자와 제어 신호 출력 단자와 출력 단자를 구비하고, 상기 제1 입력 단자에 상기 제1 버스 단자의 데이터가 입력되고, 상기 제2 입력 단자에 상기 제2 버스 단자의 데이터가 입력되며, 상기 출력 단자로부터 상기 제1 출력 회로의 입력 단자로 데이터가 출력되는 제어 회로와, 입력 단자가 상기 제1 버스 단자에 접속되고, 제어 단자가 상기 제어 회로의 제어 신호 출력 단자에 접속되며, 출력 단자로부터 상기 제2 출력 회로의 입력 단자로 호스트 버스의 데이터를 출력하는 스위치 회로를 구비한 것을 특징으로 한다.

Description

버스 조정 회로 및 그것을 구비한 데이터 전송 시스템{BUS ARBITRATION CIRCUIT AND DATA TRANSFER SYSTEM INCLUDING THE SAME}
본 발명은 버스 조정 회로 및 그것을 구비한 데이터 전송 시스템에 관한 것이다.
데이터 전송 시스템은, 시리얼 데이터 버스인 I2C 버스를 통해 마스터 IC와 복수의 슬레이브 IC 간에 데이터 전송을 수행하는 시스템이 알려져 있다.
도 3은 I2C 프로토콜에 준거한 데이터 전송 시스템을 나타내는 블럭도이다.
해당 데이터 전송 시스템(200)에서는, 마스터 IC(230)와 복수의 슬레이브 IC(231~237)를 시리얼 데이터 라인(210), 및, 클록 라인(220)의 2개의 버스 라인에 의해 접속하고, 이러한 버스 라인을 이용하여 I2C 프로토콜에 준거한 데이터 전송을 수행한다(예를 들어, 특허문헌 1 참조).
그렇지만, I2C 프로토콜에 준거한 데이터 전송 시스템은, 간단한 구성의 내부 버스 시스템으로서 개발되었기 때문에, 호스트 버스와 로컬 버스를 가진 다층 시스템을 상정하지 않았다.
일본공개특허 2002-189697호 공보
다층 시스템은 호스트 버스와 로컬 버스 사이에 버스 조정 회로를 구비하고 있다. 버스 조정 회로는, 호스트 버스와 로컬 버스를 접속하기 위한 쌍방향 스위치 회로인 트랜스미션 게이트(transmission gate)를 구비하고 있는 것이 일반적이다. 그렇지만, 조정시에는 트랜스미션 게이트가 닫힌 상태(closed state)로 되어 있기 때문에, 호스트 버스에는 각 로컬 버스에 접속된 슬레이브 IC가 직접 접속되게 된다. 따라서, 시스템 전체의 슬레이브 IC의 수가 많아지면 버스의 데이터 전송 속도가 저하된다는 과제가 있다.
본 발명은 상기 과제를 감안하여 이루어지며, 버스의 전송 속도가 저하되지 않는 버스 조정 회로를 제공하는 것을 목적으로 한다.
본 발명의 버스 조정 회로는, 호스트 버스에 접속된 제1 버스 단자와, 로컬 버스에 접속된 제2 버스 단자와, 출력 단자가 상기 제1 버스 단자에 접속된 제1 출력 회로와, 출력 단자가 상기 제2 버스 단자에 접속된 제2 출력 회로와, 제1 입력 단자와 제2 입력 단자와 제어 신호 출력 단자와 출력 단자를 구비하고, 상기 제1 입력 단자에 상기 제1 버스 단자의 데이터가 입력되며, 상기 제2 입력 단자에 상기 제2 버스 단자의 데이터가 입력되고, 상기 출력 단자로부터 상기 제1 출력 회로의 입력 단자로 데이터가 출력되는 제어 회로와, 입력 단자가 상기 제1 버스 단자에 접속되고, 제어 단자가 상기 제어 회로의 제어 신호 출력 단자에 접속되며, 출력 단자로부터 상기 제2 출력 회로의 입력 단자로 호스트 버스의 데이터를 출력하는 스위치 회로를 구비한 것을 특징으로 한다.
본 발명에 의하면, 호스트 버스로부터 로컬 버스로의 출력에 스위치 회로와 출력 회로를 이용하고, 로컬 버스로부터 호스트 버스로의 출력에 출력 회로를 이용했기 때문에, 호스트 버스에는 로컬 버스의 슬레이브 IC가 직접 접속되는 일이 없으며, 데이터의 전송 속도가 저하되지 않는 버스 조정 회로를 제공하는 것이 가능하다.
도 1은 본 실시형태의 버스 조정 회로를 나타내는 회로도이다.
도 2는 본 실시형태의 버스 조정 회로를 구비한 다층의 데이터 전송 시스템을 나타내는 블럭도이다.
도 3은 I2C 프로토콜에 준거한 데이터 전송 시스템을 나타내는 블럭도이다.
이하, 본 발명의 실시형태에 대해 도면을 참조하여 설명한다.
도 2는 본 실시형태의 버스 조정 회로를 구비한 다층의 데이터 전송 시스템(100)을 나타내는 블럭도이다.
데이터 전송 시스템(100)은, 호스트 버스인 시리얼 데이터 라인(10) 및 클록 라인(20)과, 제1 로컬 버스인 시리얼 데이터 라인(11) 및 클록 라인(21)과, 제2 로컬 버스인 시리얼 데이터 라인(12) 및 클록 라인(22)과, 마스터 IC(30)와, 버스 조정 회로인 허브 IC(41~42)와, 슬레이브 IC(51~56)를 구비하고 있다. 이러한 버스 라인은, 전원 라인에 풀업(pull-up) 저항으로 접속되어 있지만, 도면에서는 시리얼 데이터 라인(10) 및 클록 라인(20)만 풀업 저항을 기재하고, 기타는 생략한다.
마스터 IC(30)는 호스트 버스에 접속되어 있다. 슬레이브 IC(51~52)는 호스트 버스에 접속되어 있다. 허브 IC(41)는 호스트 버스와 제1 로컬 버스 사이에 접속되어 있다. 허브 IC(42)는 호스트 버스와 제2 로컬 버스 사이에 접속되어 있다.
슬레이브 IC(53~54)는 제1 로컬 버스에 접속되어 있다. 슬레이브 IC(55~56)는 제2 로컬 버스에 접속되어 있다.
도 1은 본 실시형태의 버스 조정 회로를 나타내는 회로도이다.
이하, 버스 조정 회로인 허브 IC(41)에 대해 설명하지만, 간략화를 위해, 호스트 버스와 로컬 버스는 시리얼 데이터 라인만을 도시하고 있다. 클록 라인은 시리얼 데이터 라인과 같이 접속되어 있다. 또, 허브 IC(42)도 허브 IC(41)와 같은 구성이다.
허브 IC(41)는, 전원 라인에 풀업 저항으로 접속된 시리얼 데이터 라인(10)이 접속되는 제1 버스 단자와, 전원 라인에 풀업 저항으로 접속된 시리얼 데이터 라인(11)이 접속되는 제2 버스 단자와, 제1 버스 단자에 접속되는 제1 출력 회로인 NMOS 트랜지스터(411)와, 제2 버스 단자에 접속되는 제2 출력 회로인 NMOS 트랜지스터(412)와, 제어 회로(413)와, 스위치 회로(414)와, 플립플롭(flip-flop) 회로(F/F; 415)와, 멀티플렉서(416)를 구비하고 있다. 본 실시형태에서는, 스위치 회로(414)는 NOR 회로로 구성하고 있다. 제어 회로(413)는, 출력 단자와, 제1 입력 단자와, 제2 입력 단자와, 클록 출력 단자와, 제1 제어 신호 출력 단자와, 제2 제어 신호 출력 단자와, 데이터 출력 단자를 구비하고 있다. 또, 시리얼 데이터 라인(10)과 시리얼 데이터 라인(11)은, 같은 전원 라인에 접속되어 있지만, 다른 전원 라인에 접속되어도 된다.
NMOS 트랜지스터(411)는, 드레인이 제1 버스 단자에 접속되고, 게이트가 제어 회로(413)의 출력 단자에 접속되며, 소스가 접지 단자에 접속되어 있다. NMOS 트랜지스터(412)는, 드레인이 제2 버스 단자에 접속되고, 게이트가 멀티플렉서(416)의 출력 단자에 접속되며, 소스가 접지 단자에 접속되어 있다. 제어 회로(413)는, 제1 입력 단자가 제1 버스 단자에 접속되고, 제2 입력 단자가 플립플롭 회로(415)의 출력 단자에 접속되며, 클록 출력 단자가 플립플롭 회로(415)의 클록 단자에 접속되고, 제1 제어 신호 출력 단자가 스위치 회로(414)의 제어 단자에 접속되며, 제2 제어 신호 출력 단자가 멀티플렉서(416)의 제어 단자에 접속되고, 데이터 출력 단자가 멀티플렉서(416)의 제1 입력 단자에 접속되어 있다. 스위치 회로(414)는, 입력 단자가 제1 버스 단자에 접속되고, 출력 단자가 멀티플렉서(416)의 제2 입력 단자에 접속되어 있다. 플립플롭 회로(415)는, 입력 단자가 제2 버스 단자에 NOT 회로를 통해 접속되어 있다. 또, 출력 회로를 NMOS 트랜지스터로 구성했기 때문에, 논리를 맞출 목적으로 제2 버스 단자에 NOT 회로를 설치했지만, 제어 회로 등 어디서든 논리를 맞추어도 된다.
본 실시형태의 허브 IC(41)는 시리얼 데이터 라인(10, 11)에 대해 오픈 드레인(open drain) 출력 회로를 구성하고 있다. 또, 기타 허브 IC나 슬레이브 IC도 같은 출력 회로를 구성하고 있다. 이것은, 조정시에 필요한 구성으로, 조정시 이외에서는 CMOS 출력 회로가 되도록 구성하고 있지만, 도면에서는 생략한다. 또한, 멀티플렉서(416)는, NMOS 트랜지스터(412)에 대해, 조정시에는 스위치 회로(414)의 신호를 출력하고, 그 이외에서는 제어 회로(413)의 데이터 출력 단자의 신호를 출력하도록 제어된다. 따라서, 이하의 조정시의 설명에서는, 멀티플렉서(416)는, NMOS 트랜지스터(412)에 대해 스위치 회로(414)의 신호를 출력하도록 제어되고 있는 것으로 설명한다.
마스터 IC(30)는, 시리얼 데이터 라인(10)으로 각 IC에 리퀘스트(request)의 유무를 문의하기 위한 스타트 컨디션 신호(start condition signal)를 출력한다. 슬레이브 IC(51~52)는, 스타트 컨디션 신호가 입력되면, 리퀘스트가 있는 경우에는 클록 신호에 맞춰 자신의 어드레스 신호를 출력한다.
허브 IC(41~42)는, 스타트 컨디션 신호가 입력되면, 각각의 로컬 버스로 스타트 컨디션 신호를 출력한다. 그리고, 허브 IC(41~42)는, 각각의 로컬 버스의 어드레스 신호를, 리퀘스트가 있는 경우에는 자신의 어드레스 신호를 맞춘 어드레스 신호를 호스트 버스로 출력한다. 그 때, 안정되게 조정이 실시되도록, 호스트 버스와 각각의 로컬 버스의 접속을 제어하는 기능을 갖는다.
슬레이브 IC(53~56)는, 스타트 컨디션 신호가 입력되면, 리퀘스트가 있는 경우에는 클록 신호에 맞춰 자신의 어드레스 신호를 출력한다.
다음에, 본 실시형태의 버스 조정 회로를 구비한 다층의 데이터 전송 시스템의 조정 동작에 대해 도 1 및 도 2를 참조하여 설명한다. 동작 설명은, 허브 IC(41)에 대해 하지만, 허브 IC(42)도 같은 동작을 하는 것으로 한다.
마스터 IC(30)는, 시리얼 데이터 라인(10)으로 각 IC에 리퀘스트의 유무를 문의하기 위한 스타트 컨디션 신호를 출력한다. 스타트 컨디션 신호는, 호스트 버스에 접속된 허브 IC(41~42)와 슬레이브 IC(51~52)에 입력된다. 스타트 컨디션 신호는, 예를 들어, 클록 신호가 Hi 레벨을 유지한 상태에서, 시리얼 데이터 라인(10)이 Hi 레벨로부터 Lo 레벨로 하강할 때이다.
허브 IC(41)는 제1 버스 단자로부터 스타트 컨디션 신호가 입력된다. 스타트 컨디션 신호는, 제어 회로(413)의 제1 입력 단자와 스위치 회로(414)의 입력 단자에 입력된다. 스위치 회로(414)는, 대기 상태에서, 제어 회로(413)의 제어 신호에 의해 닫힌 상태로 제어되고 있다. 도 1에서, 스위치 회로(414)는 NOR 회로로 구성하고 있으므로, 제어 회로(413)는 제어 신호 출력 단자에 Lo 레벨을 출력하고 있다. 따라서, 시리얼 데이터 라인(10)으로부터 제1 버스 단자로 입력된 스타트 컨디션 신호는, 스위치 회로(414)와 NMOS 트랜지스터(412)를 통해 제2 버스 단자로부터 시리얼 데이터 라인(11)으로 출력된다.
즉, 마스터 IC(30)가 출력한 스타트 컨디션 신호는, 로컬 버스인 시리얼 데이터 라인(11)에 접속된 슬레이브 IC(53~54)에도 입력된다. 따라서, 슬레이브 IC(51~56)는, 마스터 IC(30)가 출력한 스타트 컨디션 신호가 입력됨으로써, 리퀘스트 유무의 문의를 수신했다고 판단할 수 있다.
다음에, 클록 신호가 하강하면, 리퀘스트가 있는 허브 IC와 슬레이브 IC는, 입력되는 클록 신호에 따라 자신의 어드레스 데이터를 시리얼 데이터 라인으로 출력한다. 이때, 허브 IC는, 로컬 버스의 어드레스 데이터와 자신의 어드레스 데이터를 합성하여 호스트 버스에 출력한다.
이때의 허브 IC(41)의 동작에 대해, 상세하게 설명한다.
제어 회로(413)는, 클록 신호의 하강에 동기하여, 제1 제어 신호 출력 단자에 Hi 레벨을 출력하여 스위치 회로(414)를 열린 상태(open state)로 제어한다. 스위치 회로(414)를 열린 상태로 제어함으로써, 시리얼 데이터 라인(10)의 어드레스 데이터는 시리얼 데이터 라인(11)으로 전해지지 않는다. 이렇게 제어하면, 시리얼 데이터 라인(11), 즉, 로컬 버스내에서만 조정을 수행할 수 있다.
제어 회로(413)는, 클록 신호의 하강으로부터 제1 소정 시간 경과후에, 클록 출력 단자에 클록 신호를 출력한다. 여기서, 제1 소정 시간은, 시리얼 데이터 라인(11)의 어드레스 데이터가 안정될 때까지의 시간이다. 플립플롭 회로(415)는, 클록 단자에 클록 신호가 입력되면, 로컬 버스의 조정 결과에 따른 신호를 래치(latch)하여, 출력 단자로 출력한다. 제어 회로(413)는, 제2 입력 단자에 플립플롭 회로(415)로부터 로컬 버스의 조정 결과가 입력되면, 허브 IC(41)에 리퀘스트가 있는 경우는 자신의 어드레스 데이터와 합성하여, 그 어드레스 데이터를 NMOS 트랜지스터(411)의 게이트로 출력한다.
따라서, 시리얼 데이터 라인(11)의 어드레스 데이터가 시리얼 데이터 라인(10)에 전해지기 때문에, 호스트 버스상에서 호스트 버스와 로컬 버스에 접속되어 있는 모든 허브 IC와 슬레이브 IC의 어드레스 데이터에 의한 조정이 행해진다.
제어 회로(413)는, 클록 신호의 하강으로부터 제2 소정의 시간 경과후에, 제어 신호 출력 단자에 Lo 레벨을 출력하여 스위치 회로(414)를 닫힌 상태로 제어한다. 스위치 회로(414)가 닫힌 상태로 되면, 시리얼 데이터 라인(10)의 어드레스 데이터가 시리얼 데이터 라인(11)에 전해지는, 즉, 슬레이브 IC(53, 54)에 모든 허브 IC와 슬레이브 IC에 의한 조정 결과가 전달된다. 여기서, 제2 소정 시간은, 플립플롭 회로(415)가 로컬 버스의 조정 결과에 따른 신호를 래치하는 것을 마무리할 때까지의 시간이다.
어드레스 데이터에 의한 조정은, 어드레스 데이터가 제일 작은 허브 IC가 슬레이브 IC에 리퀘스트의 우선권이 있는 것으로 설명한다. 즉, 현재 어드레스 데이터가 0(Lo 레벨)인 허브 IC나 슬레이브 IC는 다음의 클록 신호의 하강에도 어드레스 데이터를 출력할 수 있다. 현재 어드레스 데이터가 1(Hi 레벨)인 허브 IC나 슬레이브 IC는, 시리얼 데이터 라인이 Lo 레벨이면, 다음 번 이후의 클록 신호의 하강에 어드레스 데이터를 출력할 수 없다. 즉, 그러한 IC는 이후 조정에 참가하지 않는다.
그리고, 마스터 IC(30)가 어드레스 데이터의 비트 수와 같은 클록 신호를 출력하여, 상술한 동작을 반복함으로써, 시리얼 데이터 라인(10) 상에서 조정이 실시된다. 그리고, 마스터 IC(30)는, 조정에 의해 결정된 IC의 리퀘스트를 접수한다.
이상 설명한 바와 같이, 본 실시형태의 버스 조정 회로는, 호스트 버스로부터 로컬 버스로의 출력에 스위치 회로와 출력 회로를 이용하고, 로컬 버스로부터 호스트 버스로의 출력에 출력 회로를 이용했기 때문에, 호스트 버스에는 로컬 버스의 슬레이브 IC가 직접 접속되는 일이 없다. 따라서, 로컬 버스에 접속된 슬레이브 IC가 많아졌다고 해도, 그에 의해 데이터의 전송 속도가 저하되는 일은 없다.
이상, 본 발명의 실시형태에 대해 설명했지만, 본 발명은 상기 실시형태에 한정되지 않고, 본 발명의 취지를 일탈하지 않는 범위에서 다양한 변경이 가능하다.
예를 들어, 제어 회로(413)의 제2 입력 단자와 제2 버스 단자 사이에 플립플롭 회로(415)를 구비하고 있지만, 신호를 래치하는 회로이면 되고, 이에 한정되지 않는다. 또한, 제어 회로(413)가 제1 소정 시간 후에 제2 입력 단자의 데이터를 유효하게 제어하도록 구성하면, 플립플롭 회로(415)를 구비하지 않아도 된다. 또한 예를 들어, 스위치 회로(414)는 NOR 회로로 구성했지만, 입력 논리와 출력 논리에 따라 구성되면, 이에 한정되지 않는다. 또한 예를 들어, 조정은 마스터 IC가 스타트 컨디션 신호를 송신함으로써 개시하도록 설명했지만, 허브 IC나 슬레이브 IC가 출력하는 신호나, 다른 신호이어도 된다.
10, 11, 12...시리얼 데이터 라인
20, 21, 22...클록 라인
30...마스터 IC
41, 42...허브 IC
51, 52, 53, 54, 55, 56... 슬레이브 IC
100...데이터 전송 시스템
411, 412...NMOS 트랜지스터
413...제어 회로
414...스위치 회로
415...플립플롭 회로
416...멀티플렉서

Claims (5)

  1. 호스트 버스에 접속된 제1 버스 단자;
    로컬 버스에 접속된 제2 버스 단자;
    출력 단자가 상기 제1 버스 단자에 접속된 제1 출력 회로;
    출력 단자가 상기 제2 버스 단자에 접속된 제2 출력 회로;
    제1 입력 단자와 제2 입력 단자와 제어 신호 출력 단자와 출력 단자를 구비하고, 상기 제1 입력 단자에 상기 제1 버스 단자의 데이터가 입력되며, 상기 제2 입력 단자에 상기 제2 버스 단자의 데이터가 입력되고, 상기 출력 단자로부터 상기 제1 출력 회로의 입력 단자로 데이터가 출력되는 제어 회로; 및
    입력 단자가 상기 제1 버스 단자에 접속되고, 제어 단자가 상기 제어 회로의 제어 신호 출력 단자에 접속되며, 출력 단자로부터 상기 제2 출력 회로의 입력 단자로 호스트 버스의 데이터를 출력하는 스위치 회로;
    를 구비한 것을 특징으로 하는, 버스 조정 회로.
  2. 청구항 1에 있어서,
    상기 제어 회로의 상기 제2 입력 단자와 상기 제2 버스 단자 사이에 플립플롭 회로;
    를 구비하고,
    상기 플립플롭 회로는, 입력 단자에 상기 제2 버스 단자의 데이터가 입력되며, 클록 단자에 상기 제어 회로로부터 클록 신호가 입력되고, 출력 단자가 상기 제어 회로의 상기 제2 입력 단자에 접속된 것을 특징으로 하는, 버스 조정 회로.
  3. 청구항 1에 있어서,
    상기 제1 출력 회로와 상기 제2 출력 회로는, NMOS 트랜지스터로 구성된 것을 특징으로 하는, 버스 조정 회로.
  4. 청구항 2에 있어서,
    상기 제1 출력 회로와 상기 제2 출력 회로는, NMOS 트랜지스터로 구성된 것을 특징으로 하는, 버스 조정 회로.
  5. 호스트 버스에 접속된 마스터 IC 및 슬레이브 IC;
    상기 호스트 버스에 접속된 청구항 1 내지 4 중 어느 한 항에 기재된 버스 조정 회로;
    상기 버스 조정 회로에 접속된 로컬 버스; 및
    상기 로컬 버스에 접속된 슬레이브 IC;
    를 구비한 것을 특징으로 하는, 데이터 전송 시스템.
KR1020210151415A 2020-11-24 2021-11-05 버스 조정 회로 및 그것을 구비한 데이터 전송 시스템 KR20220071899A (ko)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JPJP-P-2020-193969 2020-11-24
JP2020193969A JP2022082839A (ja) 2020-11-24 2020-11-24 バス調停回路及びそれを備えたデータ転送システム

Publications (1)

Publication Number Publication Date
KR20220071899A true KR20220071899A (ko) 2022-05-31

Family

ID=81658331

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020210151415A KR20220071899A (ko) 2020-11-24 2021-11-05 버스 조정 회로 및 그것을 구비한 데이터 전송 시스템

Country Status (5)

Country Link
US (1) US11636051B2 (ko)
JP (1) JP2022082839A (ko)
KR (1) KR20220071899A (ko)
CN (1) CN114546915A (ko)
TW (1) TW202221520A (ko)

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2002189697A (ja) 2000-12-22 2002-07-05 Ricoh Co Ltd データ転送システム、及び、データ転送方式

Family Cites Families (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6092138A (en) * 1997-01-30 2000-07-18 U.S. Philips Corporation Electronic apparatus having a high-speed communication bus system such as an I2 C bus system
KR100224965B1 (ko) * 1997-07-10 1999-10-15 윤종용 다층 구조의 아이2씨 버스를 이용한 진단/제어 시스템
US20040255070A1 (en) * 2003-06-12 2004-12-16 Larson Thane M. Inter-integrated circuit router for supporting independent transmission rates
US10983942B1 (en) * 2019-12-11 2021-04-20 Qorvo Us, Inc. Multi-master hybrid bus apparatus

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2002189697A (ja) 2000-12-22 2002-07-05 Ricoh Co Ltd データ転送システム、及び、データ転送方式

Also Published As

Publication number Publication date
US20220164295A1 (en) 2022-05-26
CN114546915A (zh) 2022-05-27
TW202221520A (zh) 2022-06-01
US11636051B2 (en) 2023-04-25
JP2022082839A (ja) 2022-06-03

Similar Documents

Publication Publication Date Title
US6809546B2 (en) On-chip termination apparatus in semiconductor integrated circuit, and method for controlling the same
KR100292573B1 (ko) 고속차동라인구동기
US6049221A (en) Semiconductor integrated circuit system having function of automatically adjusting output resistance value
US5086427A (en) Clocked logic circuitry preventing double driving on shared data bus
US5801549A (en) Simultaneous transmission bidirectional repeater and initialization mechanism
US5793227A (en) Synchronizing logic avoiding metastability
US7292067B2 (en) Method and apparatus for buffering bi-directional open drain signal lines
US5373204A (en) Self-timed clocking transfer control circuit
US20080079466A1 (en) Differential current driver and data transmission method
EP0266790B1 (en) Serial bus interface capable of transferring data in different formats
KR20220071899A (ko) 버스 조정 회로 및 그것을 구비한 데이터 전송 시스템
US20200285602A1 (en) eUSB2 to USB 2.0 Data Transmission with Surplus Sync Bits
CN114911743B (zh) Spi从机设备、spi主机设备和相关的通信方法
US8082377B2 (en) Data transmission and reception system, master device, and slave device
TW201715409A (zh) 主控電子裝置及其通訊方法
US5636165A (en) Apparatus for and method of facilitating proper data transfer between two or more digital memory elements
KR100360507B1 (ko) 입력 회로, 출력 회로 및 입출력 회로와 상기 입출력회로를 사용하는 신호 전송 시스템
US7171445B2 (en) Fixed snoop response time for source-clocked multiprocessor busses
WO1997009811A1 (en) Low jitter low power single ended driver
US7817674B2 (en) Output clock adjustment for a digital I/O between physical layer device and media access controller
US5418935A (en) Apparatus for preventing double drive occurrences on a common bus by delaying enablement of one driver after indication of disablement to other driver is received
US7826402B2 (en) Signal transfer systems and methods
KR100674893B1 (ko) 전류 소모를 줄이기 위한 지연 동기 루프의 전원 제어 장치
US20180341608A1 (en) Communication device
US6737894B1 (en) Method and apparatus for generating impedance matched output signals for an integrated circuit device