CN114546915A - 总线仲裁电路及包括其的数据传输系统 - Google Patents

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Abstract

本发明提供一种总线的传送速度不降低的总线仲裁电路及包括其的数据传输系统。本发明包括：第一总线端子，与主机总线连接；第二总线端子，与局部总线连接；第一输出电路，输出端子与第一总线端子连接；第二输出电路，输出端子与第二总线端子连接；控制电路，包括第一输入端子、第二输入端子、控制信号输出端子、及输出端子，在第一输入端子输入有第一总线端子的数据，在第二输入端子输入有第二总线端子的数据，自输出端子向第一输出电路的输入端子输出数据；以及开关电路，输入端子与第一总线端子连接，控制端子与控制电路的控制信号输出端子连接，自输出端子向第二输出电路的输入端子输出主机总线的数据。

Description

总线仲裁电路及包括其的数据传输系统
技术领域
本发明涉及一种总线(bus)仲裁电路及包括其的数据传输系统。
背景技术
已知数据传输系统是经由作为串行数据总线的I2C总线在主集成电路(integrated circuit，IC)与多个从(slave)IC之间进行数据传输的系统。
图3是表示依据I2C协议的数据传输系统的框图。
在所述数据传输系统200中，通过串行数据线210、及时钟线220这两条总线线路(bus line)连接主IC 230与多个从IC 231～从IC 237，使用这些总线线路来进行依据I2C协议的数据传输(例如，参照专利文献1)。
然而，将依据I2C协议的数据传输系统开发为简单结构的内部总线系统，因此未设想到具有主机总线(host bus)与局部总线(local bus)的多层系统。
[现有技术文献]
[专利文献]
[专利文献1]日本专利特开2002-189697号公报
发明内容
[发明所要解决的问题]
多层系统在主机总线与局部总线之间包括总线仲裁电路。总线仲裁电路一般包括作为用于连接主机总线与局部总线的双向开关电路的传输闸(transmission gate)。然而，由于在仲裁时传输闸处于关闭状态，因此在主机总线上直接连接有与各局部总线连接的从IC。因而，存在系统整体的从IC的数量增多时总线的数据传送速度降低的课题。
本发明鉴于所述课题而成，其目的在于提供一种总线的传送速度不降低的总线仲裁电路。
[解决问题的技术手段]
本发明的总线仲裁电路的特征在于包括：第一总线端子，与主机总线连接；第二总线端子，与局部总线连接；第一输出电路，输出端子与所述第一总线端子连接；第二输出电路，输出端子与所述第二总线端子连接；控制电路，包括第一输入端子、第二输入端子、控制信号输出端子、及输出端子，在所述第一输入端子输入有所述第一总线端子的数据，在所述第二输入端子输入有所述第二总线端子的数据，自所述输出端子向所述第一输出电路的输入端子输出数据；以及开关电路，输入端子与所述第一总线端子连接，控制端子与所述控制电路的控制信号输出端子连接，自输出端子向所述第二输出电路的输入端子输出主机总线的数据。
[发明的效果]
根据本发明，能够提供总线仲裁电路，即由于在自主机总线向局部总线的输出中使用开关电路与输出电路，在自局部总线向主机总线的输出中使用输出电路，因此在主机总线不会直接连接有局部总线的从IC，数据的传送速度不会降低。
附图说明
图1是表示本实施方式的总线仲裁电路的电路图。
图2是表示包括本实施方式的总线仲裁电路的多层的数据传输系统的框图。
图3是表示依据I2C协议的数据传输系统的框图。
[符号的说明]
10、11、12：串行数据线
20、21、22：时钟线
30：主IC
41、42：集线器IC
51、52、53、54、55、56：从IC
100：数据传输系统
411、412：NMOS晶体管
413：控制电路
414：开关电路
415：触发电路
416：复用器
200：数据传输系统
210：串行数据线
220：时钟线
230：主IC
231～237：从IC
具体实施方式
以下，参照附图对本发明的实施方式进行说明。
图2是表示包括本实施方式的总线仲裁电路的多层的数据传输系统100的框图。
数据传输系统100包括：作为主机总线的串行数据线10及时钟线20、作为第一局部总线的串行数据线11及时钟线21、作为第二局部总线的串行数据线12及时钟线22、主IC30、作为总线仲裁电路的集线器(hub)IC 41～集线器IC 42、以及从IC 51～从IC 56。这些总线线路通过上拉电阻而与电源线连接，但在图中记载仅串行数据线10及时钟线20的上拉电阻，其他省略。
主IC 30与主机总线连接。从IC 51～从IC 52与主机总线连接。集线器IC 41与主机总线和第一局部总线之间连接。集线器IC 42与主机总线和第二局部总线之间连接。
从IC 53～从IC 54与第一局部总线连接。从IC 55～从IC 56与第二局部总线连接。
图1是表示本实施方式的总线仲裁电路的电路图。
以下对作为总线仲裁电路的集线器IC 41进行说明，但为了简化，主机总线与局部总线仅图示串行数据线。时钟线与串行数据线同样地进行连接。再者，集线器IC 42也为与集线器IC 41相同的结构。
集线器IC 41包括：第一总线端子，连接有通过上拉电阻而与电源线连接的串行数据线10；第二总线端子，连接有通过上拉电阻而与电源线连接的串行数据线11；N沟道金属氧化物半导体(N-Channel Metal Oxide Semiconductor，NMOS)晶体管411，其为与第一总线端子连接的第一输出电路；NMOS晶体管412，其为与第二总线端子连接的第二输出电路；控制电路413；开关电路414；触发(flip-flop,F/F)电路415；以及复用器416。在本实施方式中，开关电路414由或非(NOR)电路构成。控制电路413包括输出端子、第一输入端子、第二输入端子、时钟输出端子、第一控制信号输出端子、第二控制信号输出端子、及数据输出端子。再者，串行数据线10与串行数据线11与相同的电源线连接，但也可与不同的电源线连接。
NMOS晶体管411的漏极与第一总线端子连接，栅极与控制电路413的输出端子连接，源极与接地端子连接。NMOS晶体管412的漏极与第二总线端子连接，栅极与复用器416的输出端子连接，源极与接地端子连接。控制电路413的第一输入端子与第一总线端子连接，第二输入端子与触发电路415的输出端子连接，时钟输出端子与触发电路415的时钟端子连接，第一控制信号输出端子与开关电路414的控制端子连接，第二控制信号输出端子与复用器416的控制端子连接，数据输出端子与复用器416的第一输入端子连接。开关电路414的输入端子与第一总线端子连接，输出端子与复用器416的第二输入端子连接。触发电路415的输入端子经由非(NOT)电路而与第二总线端子连接。再者，由NMOS晶体管构成输出电路，因此出于符合逻辑的目的，在第二总线端子设置NOT电路，但也可在控制电路等任何地方符合逻辑。
本实施方式的集线器IC 41相对于串行数据线10、串行数据线11构成开漏输出电路。再者，其他集线器IC或从IC也构成相同的输出电路。此为仲裁时必要的结构，在仲裁时以外构成为互补金属氧化物半导体(complementary metal oxide semiconductor，CMOS)输出电路，但在图中省略。另外，复用器416被控制为在仲裁时对NMOS晶体管412输出开关电路414的信号，除此以外输出控制电路413的数据输出端子的信号。因此，在以下的仲裁时的说明中，设为将复用器416控制为对NMOS晶体管412输出开关电路414的信号。
主IC 30向串行数据线10输出用于向各IC查询有无请求的启动条件(startcondition)信号。从IC 51～从IC 52当启动条件信号被输入时，在有请求的情况下根据时钟信号输出自身的地址信号。
集线器IC 41～集线器IC 42当启动条件信号被输入时，向各个局部总线输出启动条件信号。而且，集线器IC 41～集线器IC 42将使各个局部总线的地址信号在有请求的情况下与自身的地址信号合并后的地址信号输出至主机总线。此时，具有控制主机总线与各个局部总线的连接以稳定地实施仲裁的功能。
从IC 53～从IC 56当启动条件信号被输入时，在有请求的情况下根据时钟信号输出自身的地址信号。
其次，参照图1及图2对包括本实施方式的总线仲裁电路的多层的数据传输系统的仲裁动作进行说明。对集线器IC 41进行动作说明，设为集线器IC 42也进行相同的动作。
主IC 30向串行数据线10输出用于向各IC查询有无请求的启动条件信号。启动条件信号被输入至和主机总线连接的集线器IC 41～集线器IC 42与从IC 51～从IC 52。启动条件信号例如是在时钟信号维持高(Hi)电平的状态下串行数据线10自高电平下降至低(Lo)电平的时刻。
集线器IC 41自第一总线端子输入有启动条件信号。启动条件信号被输入至控制电路413的第一输入端子与开关电路414的输入端子。开关电路414在待机状态下，根据控制电路413的控制信号被控制为闭合状态。图1中，开关电路414由NOR电路构成，因此控制电路413在控制信号输出端子输出低电平。因此，自串行数据线10向第一总线端子输入的启动条件信号经由开关电路414与NMOS晶体管412自第二总线端子被输出至串行数据线11。
即，主IC 30输出的启动条件信号也被输入至与作为局部总线的串行数据线11连接的从IC 53～从IC 54。因此，从IC 51～从IC 56可通过输入主IC 30输出的启动条件信号来判断接收到有无请求的查询。
其次，当时钟信号下降时，有请求的集线器IC与从IC根据所输入的时钟信号将自身的地址数据输出至串行数据线。此时，集线器IC将局部总线的地址数据与自身的地址数据合成并输出至主机总线。
对此时的集线器IC 41的动作进行详细说明。
控制电路413与时钟信号的下降同步地在第一控制信号输出端子输出高电平，将开关电路414控制为开路状态。通过将开关电路414控制为开路状态，串行数据线10的地址数据不会传达至串行数据线11。若如此控制，则可仅在串行数据线11、即局部总线内进行仲裁。
控制电路413自时钟信号下降起经过第一规定时间后，在时钟输出端子输出时钟信号。此处，第一规定时间是串行数据线11的地址数据稳定为止的时间。当向时钟端子输入时钟信号时，触发电路415锁存与局部总线的仲裁结果相应的信号，并输出至输出端子。当自触发电路415向第二输入端子输入局部总线的仲裁结果时，控制电路413在集线器IC 41有请求的情况下与自身的地址数据进行合成，并将所述地址数据输出至NMOS晶体管411的栅极。
因此，串行数据线11的地址数据传达至串行数据线10，因此在主机总线上利用主机总线和局部总线所连接的所有集线器IC与从IC的地址数据进行仲裁。
控制电路413自时钟信号下降起经过第二规定时间后，在控制信号输出端子输出低电平而将开关电路414控制为闭合状态。当开关电路414处于闭合状态时，串行数据线10的地址数据传达至串行数据线11，即向从IC 53、从IC 54传递利用所有的集线器IC与从IC的仲裁结果。此处，第二规定时间是触发电路415将与局部总线的仲裁结果相应的信号结束锁存为止的时间。
关于利用地址数据的仲裁，设为地址数据最小的集线器IC或从IC有请求的优先权而进行说明。即，这次的地址数据为0(低电平)的集线器IC或从IC也可在下一时钟信号的下降输出地址数据。若串行数据线为低电平，则这次的地址数据为1(高电平)的集线器IC或从IC无法在下次以后的时钟信号的下降输出地址数据。即，这些IC以后不参加仲裁。
而且，主IC 30输出与地址数据的位数相同的时钟信号，重复所述动作，由此在串行数据线10上实施仲裁。然后，主IC 30接受通过仲裁而决定的IC的请求。
如以上说明般，本实施方式的总线仲裁电路在自主机总线向局部总线的输出中使用开关电路与输出电路，在自局部总线向主机总线的输出中使用输出电路，因此在主机总线不直接连接有局部总线的从IC。因而，即便与局部总线连接的从IC增多，也不会由此降低数据的传送速度。
以上，对本发明的实施方式进行了说明，但本发明并不限定于所述实施方式，能够在不脱离本发明的主旨的范围内进行各种变更。
例如，在控制电路413的第二输入端子与第二总线端子之间包括触发电路415，但只要是锁存信号的电路即可，并不限于此。另外，若构成为控制电路413以在第一规定时间后使第二输入端子的数据有效的方式进行控制，则也可不包括触发电路415。另外，例如开关电路414由NOR电路构成，但若根据输入逻辑与输出逻辑来构成，则并不限定于此。另外，例如设为通过主IC发送启动条件信号来开始仲裁而进行了说明，但也可为集线器IC或从IC输出的信号、或其他信号。

Claims (4)

1.一种总线仲裁电路，其特征在于，包括：
第一总线端子，与主机总线连接；
第二总线端子，与局部总线连接；
第一输出电路，输出端子与所述第一总线端子连接；
第二输出电路，输出端子与所述第二总线端子连接；
控制电路，包括第一输入端子、第二输入端子、控制信号输出端子、及输出端子，在所述第一输入端子输入有所述第一总线端子的数据，在所述第二输入端子输入有所述第二总线端子的数据，自所述输出端子向所述第一输出电路的输入端子输出数据；以及
开关电路，输入端子与所述第一总线端子连接，控制端子与所述控制电路的控制信号输出端子连接，自输出端子向所述第二输出电路的输入端子输出主机总线的数据。
2.根据权利要求1所述的总线仲裁电路，其特征在于：
在所述控制电路的所述第二输入端子与所述第二总线端子之间包括触发电路，
所述触发电路在输入端子输入有所述第二总线端子的数据，在时钟端子自所述控制电路输入有时钟信号，输出端子与所述控制电路的所述第二输入端子连接。
3.根据权利要求1或2所述的总线仲裁电路，其特征在于：所述第一输出电路与所述第二输出电路由N沟道金属氧化物半导体晶体管构成。
4.一种数据传输系统，其特征在于，包括：
主集成电路及从集成电路，与主机总线连接；
根据权利要求1至3中任一项所述的总线仲裁电路，与所述主机总线连接；
局部总线，与所述总线仲裁电路连接；以及
从集成电路，与所述局部总线连接。
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* Cited by examiner, † Cited by third party
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US6092138A (en) * 1997-01-30 2000-07-18 U.S. Philips Corporation Electronic apparatus having a high-speed communication bus system such as an I2 C bus system
KR100224965B1 (ko) * 1997-07-10 1999-10-15 윤종용 다층 구조의 아이2씨 버스를 이용한 진단/제어 시스템
JP4222720B2 (ja) 2000-12-22 2009-02-12 株式会社リコー データ転送システム、及び、データ転送方式
US20040255070A1 (en) * 2003-06-12 2004-12-16 Larson Thane M. Inter-integrated circuit router for supporting independent transmission rates
US10983942B1 (en) * 2019-12-11 2021-04-20 Qorvo Us, Inc. Multi-master hybrid bus apparatus

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