RU2006109470A - Устройство и способ кодирования-декодирования блоковых кодов низкой плотности с контролем на четность в системе мобильной связи - Google Patents
Устройство и способ кодирования-декодирования блоковых кодов низкой плотности с контролем на четность в системе мобильной связи Download PDFInfo
- Publication number
- RU2006109470A RU2006109470A RU2006109470/09A RU2006109470A RU2006109470A RU 2006109470 A RU2006109470 A RU 2006109470A RU 2006109470/09 A RU2006109470/09 A RU 2006109470/09A RU 2006109470 A RU2006109470 A RU 2006109470A RU 2006109470 A RU2006109470 A RU 2006109470A
- Authority
- RU
- Russia
- Prior art keywords
- blocks
- matrix
- partial
- matrices
- block
- Prior art date
Links
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
- H03M13/00—Coding, decoding or code conversion, for error detection or error correction; Coding theory basic assumptions; Coding bounds; Error probability evaluation methods; Channel models; Simulation or testing of codes
- H03M13/03—Error detection or forward error correction by redundancy in data representation, i.e. code words containing more digits than the source words
- H03M13/05—Error detection or forward error correction by redundancy in data representation, i.e. code words containing more digits than the source words using block codes, i.e. a predetermined number of check bits joined to a predetermined number of information bits
- H03M13/11—Error detection or forward error correction by redundancy in data representation, i.e. code words containing more digits than the source words using block codes, i.e. a predetermined number of check bits joined to a predetermined number of information bits using multiple parity bits
- H03M13/1102—Codes on graphs and decoding on graphs, e.g. low-density parity check [LDPC] codes
- H03M13/1105—Decoding
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
- H04L1/00—Arrangements for detecting or preventing errors in the information received
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
- H03M13/00—Coding, decoding or code conversion, for error detection or error correction; Coding theory basic assumptions; Coding bounds; Error probability evaluation methods; Channel models; Simulation or testing of codes
- H03M13/03—Error detection or forward error correction by redundancy in data representation, i.e. code words containing more digits than the source words
- H03M13/05—Error detection or forward error correction by redundancy in data representation, i.e. code words containing more digits than the source words using block codes, i.e. a predetermined number of check bits joined to a predetermined number of information bits
- H03M13/11—Error detection or forward error correction by redundancy in data representation, i.e. code words containing more digits than the source words using block codes, i.e. a predetermined number of check bits joined to a predetermined number of information bits using multiple parity bits
- H03M13/1102—Codes on graphs and decoding on graphs, e.g. low-density parity check [LDPC] codes
- H03M13/1148—Structural properties of the code parity-check or generator matrix
- H03M13/116—Quasi-cyclic LDPC [QC-LDPC] codes, i.e. the parity-check matrix being composed of permutation or circulant sub-matrices
- H03M13/1162—Array based LDPC codes, e.g. array codes
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
- H03M13/00—Coding, decoding or code conversion, for error detection or error correction; Coding theory basic assumptions; Coding bounds; Error probability evaluation methods; Channel models; Simulation or testing of codes
- H03M13/03—Error detection or forward error correction by redundancy in data representation, i.e. code words containing more digits than the source words
- H03M13/05—Error detection or forward error correction by redundancy in data representation, i.e. code words containing more digits than the source words using block codes, i.e. a predetermined number of check bits joined to a predetermined number of information bits
- H03M13/11—Error detection or forward error correction by redundancy in data representation, i.e. code words containing more digits than the source words using block codes, i.e. a predetermined number of check bits joined to a predetermined number of information bits using multiple parity bits
- H03M13/1102—Codes on graphs and decoding on graphs, e.g. low-density parity check [LDPC] codes
- H03M13/1148—Structural properties of the code parity-check or generator matrix
- H03M13/118—Parity check matrix structured for simplifying encoding, e.g. by having a triangular or an approximate triangular structure
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
- H03M13/00—Coding, decoding or code conversion, for error detection or error correction; Coding theory basic assumptions; Coding bounds; Error probability evaluation methods; Channel models; Simulation or testing of codes
- H03M13/03—Error detection or forward error correction by redundancy in data representation, i.e. code words containing more digits than the source words
- H03M13/05—Error detection or forward error correction by redundancy in data representation, i.e. code words containing more digits than the source words using block codes, i.e. a predetermined number of check bits joined to a predetermined number of information bits
- H03M13/11—Error detection or forward error correction by redundancy in data representation, i.e. code words containing more digits than the source words using block codes, i.e. a predetermined number of check bits joined to a predetermined number of information bits using multiple parity bits
- H03M13/1102—Codes on graphs and decoding on graphs, e.g. low-density parity check [LDPC] codes
- H03M13/1148—Structural properties of the code parity-check or generator matrix
- H03M13/118—Parity check matrix structured for simplifying encoding, e.g. by having a triangular or an approximate triangular structure
- H03M13/1185—Parity check matrix structured for simplifying encoding, e.g. by having a triangular or an approximate triangular structure wherein the parity-check matrix comprises a part with a double-diagonal
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
- H03M13/00—Coding, decoding or code conversion, for error detection or error correction; Coding theory basic assumptions; Coding bounds; Error probability evaluation methods; Channel models; Simulation or testing of codes
- H03M13/03—Error detection or forward error correction by redundancy in data representation, i.e. code words containing more digits than the source words
- H03M13/05—Error detection or forward error correction by redundancy in data representation, i.e. code words containing more digits than the source words using block codes, i.e. a predetermined number of check bits joined to a predetermined number of information bits
- H03M13/11—Error detection or forward error correction by redundancy in data representation, i.e. code words containing more digits than the source words using block codes, i.e. a predetermined number of check bits joined to a predetermined number of information bits using multiple parity bits
- H03M13/1102—Codes on graphs and decoding on graphs, e.g. low-density parity check [LDPC] codes
- H03M13/1148—Structural properties of the code parity-check or generator matrix
- H03M13/118—Parity check matrix structured for simplifying encoding, e.g. by having a triangular or an approximate triangular structure
- H03M13/1185—Parity check matrix structured for simplifying encoding, e.g. by having a triangular or an approximate triangular structure wherein the parity-check matrix comprises a part with a double-diagonal
- H03M13/1188—Parity check matrix structured for simplifying encoding, e.g. by having a triangular or an approximate triangular structure wherein the parity-check matrix comprises a part with a double-diagonal wherein in the part with the double-diagonal at least one column has an odd column weight equal or greater than three
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
- H03M13/00—Coding, decoding or code conversion, for error detection or error correction; Coding theory basic assumptions; Coding bounds; Error probability evaluation methods; Channel models; Simulation or testing of codes
- H03M13/03—Error detection or forward error correction by redundancy in data representation, i.e. code words containing more digits than the source words
- H03M13/05—Error detection or forward error correction by redundancy in data representation, i.e. code words containing more digits than the source words using block codes, i.e. a predetermined number of check bits joined to a predetermined number of information bits
- H03M13/11—Error detection or forward error correction by redundancy in data representation, i.e. code words containing more digits than the source words using block codes, i.e. a predetermined number of check bits joined to a predetermined number of information bits using multiple parity bits
- H03M13/1102—Codes on graphs and decoding on graphs, e.g. low-density parity check [LDPC] codes
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
- H03M13/00—Coding, decoding or code conversion, for error detection or error correction; Coding theory basic assumptions; Coding bounds; Error probability evaluation methods; Channel models; Simulation or testing of codes
- H03M13/03—Error detection or forward error correction by redundancy in data representation, i.e. code words containing more digits than the source words
- H03M13/05—Error detection or forward error correction by redundancy in data representation, i.e. code words containing more digits than the source words using block codes, i.e. a predetermined number of check bits joined to a predetermined number of information bits
- H03M13/11—Error detection or forward error correction by redundancy in data representation, i.e. code words containing more digits than the source words using block codes, i.e. a predetermined number of check bits joined to a predetermined number of information bits using multiple parity bits
- H03M13/1102—Codes on graphs and decoding on graphs, e.g. low-density parity check [LDPC] codes
- H03M13/1148—Structural properties of the code parity-check or generator matrix
- H03M13/1151—Algebraically constructed LDPC codes, e.g. LDPC codes derived from Euclidean geometries [EG-LDPC codes]
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
- H03M13/00—Coding, decoding or code conversion, for error detection or error correction; Coding theory basic assumptions; Coding bounds; Error probability evaluation methods; Channel models; Simulation or testing of codes
- H03M13/03—Error detection or forward error correction by redundancy in data representation, i.e. code words containing more digits than the source words
- H03M13/05—Error detection or forward error correction by redundancy in data representation, i.e. code words containing more digits than the source words using block codes, i.e. a predetermined number of check bits joined to a predetermined number of information bits
- H03M13/11—Error detection or forward error correction by redundancy in data representation, i.e. code words containing more digits than the source words using block codes, i.e. a predetermined number of check bits joined to a predetermined number of information bits using multiple parity bits
- H03M13/1102—Codes on graphs and decoding on graphs, e.g. low-density parity check [LDPC] codes
- H03M13/1148—Structural properties of the code parity-check or generator matrix
- H03M13/1171—Parity-check or generator matrices with non-binary elements, e.g. for non-binary LDPC codes
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
- H03M13/00—Coding, decoding or code conversion, for error detection or error correction; Coding theory basic assumptions; Coding bounds; Error probability evaluation methods; Channel models; Simulation or testing of codes
- H03M13/03—Error detection or forward error correction by redundancy in data representation, i.e. code words containing more digits than the source words
- H03M13/05—Error detection or forward error correction by redundancy in data representation, i.e. code words containing more digits than the source words using block codes, i.e. a predetermined number of check bits joined to a predetermined number of information bits
- H03M13/11—Error detection or forward error correction by redundancy in data representation, i.e. code words containing more digits than the source words using block codes, i.e. a predetermined number of check bits joined to a predetermined number of information bits using multiple parity bits
- H03M13/1102—Codes on graphs and decoding on graphs, e.g. low-density parity check [LDPC] codes
- H03M13/1191—Codes on graphs other than LDPC codes
- H03M13/1194—Repeat-accumulate [RA] codes
Landscapes
- Physics & Mathematics (AREA)
- Mathematical Physics (AREA)
- Engineering & Computer Science (AREA)
- Probability & Statistics with Applications (AREA)
- Theoretical Computer Science (AREA)
- Computer Networks & Wireless Communication (AREA)
- Signal Processing (AREA)
- Error Detection And Correction (AREA)
Claims (39)
1. Способ генерирования матрицы проверки на четность блокового кода низкой плотности с проверкой на четность (НППЧ), чтобы улучшить исправляющую способность, причем матрица проверки на четность имеет информационную часть, соответствующую информационному слову, и первую проверочную часть, соответствующую проверке на четность, и вторую проверочную часть, соответствующую проверке на четность, содержащий следующие шаги: находят размер матрицы проверки на четность на основании скорости кодирования, примененной при кодировании информационного слова блоковым кодом НППЧ, и длины кодового слова; разделяют матрицу проверки на четность, имеющую найденный размер, на заранее заданное число блоков; классифицируют блоки на блоки, соответствующие информационной части, блоки, соответствующие первой проверочной части, и блоки, соответствующие второй проверочной части; размещают матрицы перестановки в заранее заданных блоках среди блоков, классифицированных как первая проверочная часть, и размещают единичные матрицы в полной нижней треугольной форме в заранее заданных блоках среди блоков, классифицированных как вторая проверочная часть; и размещают матрицы перестановки в блоках, классифицированных как информационная часть, так что минимальная длина цикла максимизируется, а веса являются нерегулярными на графе коэффициентов блокового кода НППЧ.
2. Способ по п.1, в котором процесс размещения матриц перестановки в блоках, классифицированных как информационная часть, так что весовые значения нерегулярны, содержит следующие шаги: находят блоки, где матрицы перестановки будут размещаться среди блоков, классифицированных как информационная часть; размещают матрицы перестановок для блоков, имеющих ранг меньше, чем заранее заданный ранг, среди найденных блоков, где будут размещаться матрицы перестановки, так что максимизируется минимальная длина цикла; и хаотически размещают матрицы перестановки для блоков, имеющих ранг больше или равный заранее заданному среди найденных блоков, где будут размещаться матрицы перестановок.
3. Способ по п.1, в котором матрицы перестановок в полной нижней треугольной форме в заранее заданных блоках среди блоков, классифицированных как вторая проверочная часть, являются единичными матрицами.
4. Способ по п.3, в котором шаг размещения матриц перестановок в заранее заданных блоках среди блоков, классифицированных как первая проверочная часть, и размещения единичных матриц в полной нижней треугольной форме в заранее заданных блоках среди блоков, классифицированных как вторая проверочная часть, содержит следующие шаги: классифицируют блоки, составляющие первую проверочную часть, на блоки, соответствующие первому частичному блоку, и блоки, соответствующие второму частичному блоку, и классифицируют блоки, составляющие вторую проверочную часть, на блоки, соответствующие третьему частичному блоку, и блоки, соответствующие четвертому частичному блоку; размещают матрицы перестановок в заранее заданных блоках среди блоков, классифицированных как первый частичный блок и второй частичный блок; размещают единичные матрицы в полной нижней треугольной форме в заранее заданных блоках среди блоков, классифицированных как третий частичный блок; и размещают матрицы перестановок в заранее заданном блоке среди блоков, классифицированных как четвертый частичный блок.
5. Способ по п.4, в котором блоки, где единичные матрицы размещаются среди блоков, классифицированных как третий частичный блок, являются блоками, составляющими диагональ среди блоков, классифицированных как третий частичный блок.
6. Способ по п.4, содержащий далее шаг, на котором размещают матрицы перестановок в нижних блоках, которые параллельны блокам, где единичные матрицы размещаются среди блоков, классифицированных как третий частичный блок.
7. Способ по п.4, в котором блок, где матрицы перестановок размещаются среди блоков, классифицированных как четвертый частичный блок, является последним блоком среди блоков, классифицированных как четвертый частичный блок.
8. Способ по п.4, в котором матрицы перестановок находятся так, что матрица, найденная путем сложения матриц перестановок, размещенных во втором частичном блоке, и матричное произведение матриц перестановок, размещенных в четвертом частичном блоке, инверсные матрицы матриц перестановок, размещенных в третьем частичном блоке, и матрицы перестановок, размещенные в первом частичном блоке, являются единичными матрицами.
9. Устройство для декодирования блокового кода низкой плотности с проверкой на четность (НППЧ), содержащее декодер узлов переменных для соединения узлов переменных согласно весу каждого столбца, составляющего матрицу проверки на четность, состоящую из информационной части, соответствующей информационному слову, и первой проверочной части и второй проверочной части, каждая из которых соответствует проверке на четность согласно заранее заданному контрольному сигналу, и для нахождения значений вероятности принятого сигнала; первый сумматор для вычитания сигнала, генерированного в предыдущем процессе декодирования, из сигнала, выданного из декодера узлов переменных в текущем процессе декодирования; деперемежитель для деперемежения сигнала, выданного из первого сумматора, с помощью метода деперемежения, установленного согласно матрице проверки на четность; декодер узлов проверки для соединения узлов проверки согласно весу каждой строки матрицы проверки на четность, и для нахождения значений вероятности сигнала, выданного из деперемежителя, согласно заранее заданному контрольному сигналу; второй сумматор для вычитания сигнала, выданного из деперемежителя, из сигнала, выданного из декодера узлов проверки; перемежитель для перемежения сигнала, выданного из второго сумматора, с помощью метода перемежения, установленного согласно матрице проверки на четность, и для выведения перемеженного сигнала на декодер узлов переменных и первый сумматор; и контроллер для генерирования матрицы проверки на четность и управления методом деперемежения и методом перемежения согласно матрице проверки на четность.
10. Устройство по п.9, в котором контроллер генерирует матрицу проверки на четность путем нахождения размера матрицы проверки на четность, так что этот размер соответствует скорости кодирования, применяемой при кодировании информационного слова блоковым кодом НППЧ, и длине кодового слова, разделения матрицы проверки на четность найденного размера на заранее заданное число блоков, классификации этих блоков на блоки, соответствующие информационной части, блоки, соответствующие первой проверочной части, и блоки, соответствующие второй проверочной части, размещения матриц перестановок в заранее заданных блоках среди блоков, классифицированных как первая проверочная часть, размещения матриц перестановок в полной нижней треугольной форме в заранее заданных блоках среди блоков, классифицированных как вторая проверочная часть, и размещения матриц перестановок в блоках, классифицированных как информационная часть, так что минимальная длина цикла максимизируется и весовые значения являются нерегулярными на графе коэффициентов блокового кода НППЧ.
11. Устройство по п.10, в котором матрицы перестановок в полной нижней треугольной форме в заранее заданных блоках среди блоков, классифицированных как вторая проверочная часть, являются единичными матрицами.
12. Устройство по п.11, в котором контроллер находит блоки, где матрицы перестановок будут размещаться среди блоков, классифицированных как информационная часть; размещает матрицы перестановок для блоков с рангом ниже, чем заранее заданный ранг, среди найденных блоков, где будут размещаться матрицы перестановок, так что минимальная длина цикла максимизируется; и хаотически размещает матрицы перестановок для блоков с рангом больше или равным заранее заданному рангу среди найденных блоков, где будут размещаться матрицы перестановок.
13. Устройство по п.11, в котором контроллер классифицирует блоки, составляющие первую проверочную часть, на блоки, соответствующие первому частичному блоку, и блоки, соответствующие второму частичному блоку, классифицирует блоки, составляющие вторую проверочную часть, на блоки, соответствующие третьему частичному блоку, и блоки, соответствующие четвертому частичному блоку, размещает матрицы перестановок в заранее заданных блоках среди блоков, классифицированных как первый частичный блок и второй частичный блок, размещает единичные матрицы в полной нижней треугольной форме в заранее заданных блоках среди блоков, классифицированных как третий частичный блок, и размещает матрицы перестановок в заранее заданном блоке среди блоков, классифицированных как четвертый частичный блок.
14. Устройство по п.13, в котором контроллер размещает единичные матрицы в блоках, составляющих диагональ среди блоков, классифицированных как третий частичный блок.
15. Устройство по п.13, в котором контроллер размещает матрицы перестановок в нижних блоках, которые параллельны блокам, где единичные матрицы размещаются среди блоков, классифицированных как третий частичный блок.
16. Устройство по п.13, в котором контроллер размещает матрицы перестановок в последнем блоке среди блоков, классифицированных как четвертый частичный блок.
17. Устройство по п.13, в котором контроллер находит матрицы перестановок, так что матрица, найденная путем сложения матриц перестановок, размещенных во втором частичном блоке, и матричного произведения матриц перестановок, размещенного в четвертом частичном блоке, обратные матрицы матриц перестановок, размещенных в третьем частичном блоке, и матрицы перестановок, размещенные в первом частичном блоке, становятся единичными матрицами.
18. Способ декодирования блокового кода низкой плотности с проверкой на четность (НППЧ), содержащий следующие шаги: генерируют матрицу проверки на четность, состоящую из информационной части, соответствующей информационному слову, и первой проверочной части и второй проверочной части, каждая из которых соответствует проверке на четность, и определяют метод деперемежения и метод перемежения согласно матрице проверки на четность; находят значения вероятности приема сигнала; генерируют первый сигнал путем вычитания сигнала, генерированного в предыдущем процессе декодирования, из значений вероятности принятого сигнала; деперемежают первый сигнал с помощью метода деперемежения; находят значения вероятности из деперемеженного сигнала; генерируют второй сигнал путем вычитания деперемеженного сигнала из значений вероятности деперемеженного сигнала; и перемежают второй сигнал с помощью метода перемежения и итеративно декодируют перемеженный сигнал.
19. Способ по п.18, в котором шаг генерирования матрицы проверки на четность содержит следующие шаги: находят размер матрицы проверки на четность на основании скорости кодирования при кодировании информации блоковым кодом НППЧ и длины кодового слова; классифицируют блоки на блоки, соответствующие информационной части, блоки, соответствующие первой проверочной части, и блоки, соответствующие второй проверочной части; размещают матрицы перестановок в заранее заданных блоках среди блоков, классифицированных как первая проверочная часть, и размещают матрицы перестановок в полной нижней треугольной форме в заранее заданных блоках среди блоков, классифицированных как вторая проверочная часть; и размещают матрицы перестановок в блоках, классифицированных как информационная часть, так что минимальная длина цикла максимизируется и весовые значения являются нерегулярными на графе коэффициентов блокового кода НППЧ.
20. Способ по п.19, в котором матрицы перестановок в полной нижней треугольной форме в заранее заданных блоках среди блоков, классифицированных как вторая проверочная часть, являются единичными матрицами.
21. Способ по п.20, в котором шаг размещения матриц перестановки в блоках, классифицированных как информационная часть, так что весовые значения являются нерегулярными, содержит следующие шаги: нахождение блоков, где будут располагаться матрицы перестановок, среди блоков, классифицированных как информационная часть; размещение матриц перестановки для блоков с рангом меньше, чем заранее заданный ранг, среди найденных блоков, где будут размещаться матрицы перестановок, так что минимальная длина цикла максимизируется; и хаотическое размещение матриц перестановок для блоков с рангом больше или равным заранее заданному рангу, среди найденных блоков, где будут размещаться матрицы перестановок.
22. Способ по п.20, в котором шаг размещения матриц перестановок в заранее заданных блоках среди блоков, классифицированных как первая проверочная часть, и размещения единичных матриц в полной нижней треугольной форме в заранее заданных блоках среди блоков, классифицированных как вторая проверочная часть, содержит следующие шаги: классифицируют блоки, составляющие первую проверочную часть, на блоки, соответствующие первому частичному блоку, и блоки, соответствующие второму частичному блоку, и классифицируют блоки, составляющие вторую проверочную часть, на блоки, соответствующие третьему частичному блоку, и блоки, соответствующие четвертому частичному блоку; размещают матрицы перестановок в заранее заданных блоках среди блоков, классифицированных как первый частичный блок и второй частичный блок; размещают единичные матрицы в полной нижней треугольной форме в заранее заданных блоках среди блоков, классифицированных как третий частичный блок; и размещают матрицы перестановок в заранее заданном блоке среди блоков, классифицированных как четвертый частичный блок.
23. Способ по п.22, в котором блоки, где единичные матрицы размещаются среди блоков, классифицированных как третий частичный блок, являются блоками, составляющими диагональ среди блоков, классифицированных как третий частичный блок.
24. Способ по п.22, содержащий далее шаг, на котором размещают матрицы перестановок в нижних блоках, которые параллельны блокам, где единичные матрицы размещаются среди блоков, классифицированных как третий частичный блок.
25. Способ по п.22, в котором блок, где матрицы перестановок размещаются среди блоков, классифицированных как четвертый частичный блок, является последним блоком среди блоков, классифицированных как четвертый частичный блок.
26. Способ по п.22, в котором матрицы перестановок находятся так, что матрица, найденная путем сложения матриц перестановок, размещенных во втором частичном блоке, и матричное произведение матриц перестановок, размещенных в четвертом частичном блоке, инверсные матрицы матриц перестановок, размещенных в третьем частичном блоке, и матрицы перестановок, размещенные в первом частичном блоке, являются единичными матрицами.
27. Устройство для кодирования блокового кода низкой плотности с проверкой на четность (НППЧ), содержащее: первый матричный перемножитель для перемножения принятого информационного слова на первую частичную матрицу матрицы проверки на четность, состоящей из информационной части, соответствующей информационному слову, и первой проверочной части и второй проверочной части, каждая из которых соответствует проверке на четность; второй матричный перемножитель для перемножения информационного слова на вторую частичную матрицу матрицы проверки на четность; третий матричный перемножитель для перемножения сигнала, выданного из первого матричного перемножителя, на матричное произведение из третьей частичной матрицы и обратной матрицы от четвертой частичной матрицы из матрицы проверки на четность; первый сумматор для сложения сигнала, выданного из второго матричного перемножителя, и сигнала, выданного из третьего матричного перемножителя; четвертый матричный перемножитель для перемножения сигнала, выданного из первого сумматора, на пятую частичную матрицу матрицы проверки на четность; второй сумматор для сложения сигнала, выданного из первого матричного перемножителя, и сигнала, выданного из четвертого матричного перемножителя; пятый матричный перемножитель для перемножения сигнала, выданного из второго сумматора, на обратную матрицу от четвертой частичной матрицы из матрицы проверки на четность; и переключатели для мультиплексирования информационного слова, выходного сигнала первого сумматора в качестве первой проверочной части и выходного сигнала пятого перемножителя в качестве второй проверочной части согласно формату блокового кода НППЧ.
28. Устройство по п.27, в котором первая частичная матрица и вторая частичная матрица являются частичными матрицами, соответствующими информационной части, а матрицы перестановок размещаются так, что минимальная длина цикла максимизируется и весовые значения являются нерегулярными на графе коэффициентов блокового кода НППЧ.
29. Устройство по п.27, в котором пятая частичная матрица и шестая частичная матрица являются частичными матрицами, соответствующими первой проверочной части, третья частичная матрица и четвертая частичная матрица являются частичными матрицами, соответствующими второй проверочной части; пятая частичная матрица и шестая частичная матрица являются частичными матрицами, где матрицы перестановок размещаются в заранее заданных позициях, а четвертая частичная матрица является частичной матрицей, где матрицы перестановок размещаются в полной нижней треугольной форме.
30. Устройство по п.29, в котором матрицы перестановок в полной нижней треугольной форме в заранее заданных блоках среди блоков, классифицированных как вторая проверочная часть, являются единичными матрицами.
31. Способ кодирования блокового кода низкой плотности с проверкой на четность (НППЧ), содержащий следующие шаги: генерируют первый сигнал путем перемножения информационного слова на первую частичную матрицу ранее генерированной матрицы проверки на четность, состоящей из информационной части, соответствующей информационному слову, и первой проверочной части и второй проверочной части, каждая из которых соответствует проверке на четность; генерируют второй сигнал путем перемножения информационного слова на вторую частичную матрицу матрицы проверки на четность; генерируют третий сигнал путем перемножения первого сигнала на матричное произведение третьей частичной матрицы и обратной матрицы от четвертой частичной матрицы из матрицы проверки на четность; генерируют четвертый сигнал путем сложения второго сигнала и третьего сигнала; генерируют пятый сигнал путем перемножения четвертого сигнала на пятую частичную матрицу матрицы проверки на четность; генерируют шестой сигнал путем сложения первого сигнала и пятого сигнала; генерируют седьмой сигнал путем перемножения шестого сигнала на обратную матрицу от четвертой частичной матрицы из матрицы проверки на четность; и мультиплексируют информационное слово, четвертый сигнал в качестве первой проверочной части и седьмой сигнал в качестве второй проверочной части согласно формату блокового кода НППЧ.
32. Способ по п.31, в котором первая частичная матрица и вторая частичная матрица являются частичными матрицами, соответствующими информационной части, а матрицы перестановок размещаются так, что минимальная длина цикла максимизируется и весовые значения являются нерегулярными на графе коэффициентов блокового кода НППЧ.
33. Способ по п.32, в котором пятая частичная матрица и шестая частичная матрица являются частичными матрицами, соответствующими первой проверочной части, третья частичная матрица и четвертая частичная матрица являются частичными матрицами, соответствующими второй проверочной части; пятая частичная матрица и шестая частичная матрица являются частичными матрицами, где матрицы перестановок размещаются в заранее заданных позициях, а четвертая частичная матрица является частичной матрицей, где матрицы перестановок размещаются в полной нижней треугольной форме.
34. Способ по п.33, в котором матрицы перестановок в полной нижней треугольной форме в заранее заданных блоках среди блоков, классифицированных как вторая проверочная часть, являются единичными матрицами.
35. Способ генерирования матрицы проверки на четность, чтобы улучшить исправляющую способность, причем эта матрица проверки на четность размещается в матрице строк и столбцов множества информационных частичных блоков и множества проверочных частичных блоков, матрица проверки на четность разделяется на информационную часть, состоящую из матриц информационных частичных блоков, и проверочную часть, состоящую из матриц проверочных частичных блоков, причем каждый из информационных частичных блоков состоит из матрицы, представляющей множество информационных битов, каждый из проверочных частичных блоков состоит из матрицы, представляющей множество битов проверки на четность, каждый из информационных частичных блоков и проверочных частичных блоков существуют во множестве строк в матрице проверки на четность, разделенной на первую информационную матрицу, первую проверочную матрицу и вторую проверочную матрицу, каждый из информационных частичных блоков и проверочных частичных блоков существуют во множестве остальных строк за исключением множества строк, разделенных на вторую информационную матрицу, третью проверочную матрицу и четвертую проверочную матрицу; и первая и вторая информационные матрицы, первая и третья проверочные матрицы, и вторая и четвертая проверочные матрицы размещены в одних и тех столбцах, соответственно, при этом способ содержит следующие шаги: суммируют третью проверочную матрицу и произведение четвертой проверочной матрицы, обратной матрицы от второй проверочной матрицы и первой проверочной матрицы, так что сумма является единичной матрицей; находят транспонированный вектор первого проверочного вектора, соответствующего первой проверочной матрице и третьей проверочной матрице, так что этот транспонированный вектор равен произведению суммы второй информационной матрицы и произведения четвертой проверочной матрицы, обратной матрицы от второй проверочной матрицы и первой информационной матрицы на информационный вектор, соответствующий первой информационной матрице и второй информационной матрице; и находят транспонированный вектор второго проверочного вектора, соответствующего второй проверочной матрице и четвертой проверочной матрице, так что этот транспонированный вектор равен произведению обратной матрицы от второй проверочной матрицы на сумму произведения первой информационной матрицы и транспонированного вектора информационного вектора и произведения первой проверочной матрицы и транспонированного вектора первого проверочного вектора.
36. Способ по п.35, в котором вторая проверочная матрица является полной нижней треугольной матрицей.
37. Способ по п.35, в котором первая информационная матрица и вторая информационная матрица имеют нерегулярные весовые значения.
38. Способ генерирования матрицы проверки на четность блокового кода низкой плотности с проверкой на четность (НППЧ), чтобы улучшить исправляющую способность, при этом матрица проверки на четность размещается в матрице строк и столбцов множества частичных блоков, а матрицы перестановки, генерированные путем сдвига единичной матрицы размером NS×NS на заранее заданную экспоненту согласно каждому из частичных блоков, размещаются в каждом из частичных блоков, при этом способ содержит следующие шаги: находят блоковый цикл блокового кода НППЧ в качестве первого значения; и находят второе значение путем перемножения второго значения на значение, найденное вычитанием суммы экспонент матриц перестановки с нечетной экспонентой среди матриц перестановки, размещенных в каждом из частичных блоков, из суммы экспонент перестановок с четной экспонентой среди матриц перестановок, размещенных в каждом из частичных блоков, и выполняют контрольную операцию так, что каждый из частичных блоков имеет цикл, соответствующий произведению первого значения и второго значения.
39. Способ по п.38, в котором экспонента больше или равна 1 и меньше или равна первому значению.
Applications Claiming Priority (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
KR10-2003-0059206 | 2003-08-26 | ||
KR1020030059206A KR100809619B1 (ko) | 2003-08-26 | 2003-08-26 | 이동 통신 시스템에서 블록 저밀도 패러티 검사 부호부호화/복호 장치 및 방법 |
Publications (2)
Publication Number | Publication Date |
---|---|
RU2006109470A true RU2006109470A (ru) | 2006-07-10 |
RU2316111C2 RU2316111C2 (ru) | 2008-01-27 |
Family
ID=36830604
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
RU2006109470/09A RU2316111C2 (ru) | 2003-08-26 | 2004-08-26 | Устройство и способ кодирования-декодирования блоковых кодов низкой плотности с контролем на четность в системе мобильной связи |
Country Status (9)
Country | Link |
---|---|
US (4) | US7313752B2 (ru) |
EP (1) | EP1511177B1 (ru) |
JP (2) | JP4160617B2 (ru) |
KR (1) | KR100809619B1 (ru) |
CN (2) | CN102164022B (ru) |
AU (1) | AU2004302428B2 (ru) |
CA (1) | CA2531806C (ru) |
RU (1) | RU2316111C2 (ru) |
WO (1) | WO2005020500A1 (ru) |
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US8429486B2 (en) | 2007-12-13 | 2013-04-23 | Nec Corporation | Decoding device, data storage device, data communication system, and decoding method |
RU2491728C1 (ru) * | 2007-12-06 | 2013-08-27 | Самсунг Электроникс Ко., Лтд. | Способ и устройство для канального кодирования и декодирования в системе связи с использованием кодов проверок на четность с малой плотностью |
Families Citing this family (147)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP4224777B2 (ja) * | 2003-05-13 | 2009-02-18 | ソニー株式会社 | 復号方法および復号装置、並びにプログラム |
KR100809619B1 (ko) | 2003-08-26 | 2008-03-05 | 삼성전자주식회사 | 이동 통신 시스템에서 블록 저밀도 패러티 검사 부호부호화/복호 장치 및 방법 |
KR101009785B1 (ko) * | 2003-12-10 | 2011-01-19 | 삼성전자주식회사 | 불균일 반복 축적 부호 부호화/복호화 장치 및 방법 |
WO2005096510A1 (en) * | 2004-04-02 | 2005-10-13 | Nortel Networks Limited | Ldpc encoders, decoders, systems and methods |
CA2559818C (en) * | 2004-04-28 | 2011-11-29 | Samsung Electronics Co., Ltd. | Apparatus and method for coding/decoding block low density parity check code with variable block length |
US7171603B2 (en) * | 2004-05-06 | 2007-01-30 | Motorola, Inc. | Method and apparatus for encoding and decoding data |
KR20050118056A (ko) * | 2004-05-12 | 2005-12-15 | 삼성전자주식회사 | 다양한 부호율을 갖는 Block LDPC 부호를 이용한이동 통신 시스템에서의 채널부호화 복호화 방법 및 장치 |
KR100739510B1 (ko) * | 2004-06-16 | 2007-07-13 | 포항공과대학교 산학협력단 | 반구조적 블록 저밀도 패리티 검사 부호 부호화/복호 장치및 방법 |
US7581157B2 (en) * | 2004-06-24 | 2009-08-25 | Lg Electronics Inc. | Method and apparatus of encoding and decoding data using low density parity check code in a wireless communication system |
US7395490B2 (en) | 2004-07-21 | 2008-07-01 | Qualcomm Incorporated | LDPC decoding methods and apparatus |
US7346832B2 (en) * | 2004-07-21 | 2008-03-18 | Qualcomm Incorporated | LDPC encoding methods and apparatus |
EP1779525A1 (en) * | 2004-08-05 | 2007-05-02 | Nokia Corporation | Irregularly structured, low denisty parity check codes |
US7143333B2 (en) * | 2004-08-09 | 2006-11-28 | Motorola, Inc. | Method and apparatus for encoding and decoding data |
JP4672016B2 (ja) * | 2004-08-09 | 2011-04-20 | エルジー エレクトロニクス インコーポレイティド | 低密度パリティ検査行列を用いた符号化及び復号化方法 |
CA2563642C (en) | 2004-08-10 | 2013-10-01 | Samsung Electronics Co., Ltd. | Apparatus and method for encoding and decoding a block low density parity check code |
US7506238B2 (en) | 2004-08-13 | 2009-03-17 | Texas Instruments Incorporated | Simplified LDPC encoding for digital communications |
CA2560852C (en) * | 2004-08-16 | 2011-11-01 | Samsung Electronics Co., Ltd. | Apparatus and method for coding/decoding block low density parity check code with variable block length |
KR100612047B1 (ko) * | 2004-09-09 | 2006-08-14 | 한국전자통신연구원 | 성장 네트워크 모델을 이용한 엘디피시 부호의 형성방법 |
KR100684168B1 (ko) * | 2004-12-09 | 2007-02-20 | 한국전자통신연구원 | 최적붙임방법을 이용한 다중 부호율 ldpc 부호의디자인 방법 |
WO2006031092A2 (en) * | 2004-09-17 | 2006-03-23 | Lg Electronics Inc. | Method of encoding and decoding using ldpc code |
KR101065693B1 (ko) * | 2004-09-17 | 2011-09-19 | 엘지전자 주식회사 | Ldpc 코드를 이용한 부호화, 복호화 방법 및 부호화또는 복호화를 위한 ldpc 코드 생성 방법 |
EP1800408A1 (en) * | 2004-10-01 | 2007-06-27 | Thomson Licensing | A low density parity check (ldpc) decoder |
US7752521B2 (en) * | 2004-10-12 | 2010-07-06 | Nortel Networks Limited | Low density parity check (LDPC) code |
WO2006039801A1 (en) | 2004-10-12 | 2006-04-20 | Nortel Networks Limited | System and method for low density parity check encoding of data |
KR100913876B1 (ko) * | 2004-12-01 | 2009-08-26 | 삼성전자주식회사 | 저밀도 패리티 검사 부호의 생성 방법 및 장치 |
WO2006068435A2 (en) | 2004-12-22 | 2006-06-29 | Lg Electronics Inc. | Apparatus and method for decoding using channel code |
CN100486150C (zh) * | 2005-01-23 | 2009-05-06 | 中兴通讯股份有限公司 | 基于非正则低密度奇偶校验码的编译码器及其生成方法 |
KR20060097503A (ko) | 2005-03-11 | 2006-09-14 | 삼성전자주식회사 | 저밀도 패리티 검사 부호를 사용하는 통신 시스템에서 채널인터리빙/디인터리빙 장치 및 그 제어 방법 |
KR20060108959A (ko) * | 2005-04-13 | 2006-10-19 | 삼성전자주식회사 | 블록단위의 저밀도 패리티 체크 행렬 생성 방법 및 장치와그 기록매체 |
JP4617985B2 (ja) * | 2005-04-25 | 2011-01-26 | ソニー株式会社 | 符号装置および符号化方法 |
KR101042747B1 (ko) | 2005-06-21 | 2011-06-20 | 삼성전자주식회사 | 구조적 저밀도 패리티 검사 부호를 사용하는 통신시스템에서 데이터 송수신 장치 및 방법 |
US7499490B2 (en) * | 2005-06-24 | 2009-03-03 | California Institute Of Technology | Encoders for block-circulant LDPC codes |
KR20060135451A (ko) * | 2005-06-25 | 2006-12-29 | 삼성전자주식회사 | 저밀도 패리티 검사 행렬 부호화 방법 및 장치 |
KR100941680B1 (ko) | 2005-07-01 | 2010-02-12 | 삼성전자주식회사 | 준순환 저밀도 패리티 검사 부호의 생성 방법 및 장치 |
US7657816B2 (en) * | 2005-07-13 | 2010-02-02 | Leanics Corporation | Low-complexity hybrid LDPC code encoder |
US7559008B1 (en) * | 2005-10-03 | 2009-07-07 | Maxtor Corporation | Nested LDPC encoders and decoder |
KR100809616B1 (ko) | 2005-10-19 | 2008-03-05 | 삼성전자주식회사 | 가변 블록 길이를 가지는 블록 저밀도 패리티 검사 부호부호화/복호 장치 및 방법 |
JP4558638B2 (ja) * | 2005-12-15 | 2010-10-06 | 富士通株式会社 | 符号器および復号器 |
KR20070063851A (ko) | 2005-12-15 | 2007-06-20 | 삼성전자주식회사 | 패리티 검사 행렬, 패리티 검사 행렬 생성 방법, 인코딩방법 및 에러 정정 장치 |
WO2007075043A2 (en) * | 2005-12-27 | 2007-07-05 | Lg Electronics Inc. | Methods and apparatuses for decoding or encoding using channel code or ldpc |
US8271850B2 (en) * | 2005-12-29 | 2012-09-18 | Intel Corporation | Fast low-density parity-check code encoder |
CN100438394C (zh) * | 2006-01-12 | 2008-11-26 | 北京大学 | 非规则置换矩阵ldpc码的构造方法及装置 |
US20070180344A1 (en) * | 2006-01-31 | 2007-08-02 | Jacobsen Eric A | Techniques for low density parity check for forward error correction in high-data rate transmission |
KR100899738B1 (ko) | 2006-02-02 | 2009-05-27 | 삼성전자주식회사 | 노드 메모리 기반의 ldpc 복호기 및 복호방법 |
US20070198905A1 (en) * | 2006-02-03 | 2007-08-23 | Nokia Corporation | Transmitter for a communications network |
KR100933139B1 (ko) | 2006-02-22 | 2009-12-21 | 삼성전자주식회사 | 통신 시스템에서 신호 수신 장치 및 방법 |
US7657821B1 (en) * | 2006-05-09 | 2010-02-02 | Cisco Technology, Inc. | Error detecting code for multi-character, multi-lane, multi-level physical transmission |
WO2007145491A1 (en) * | 2006-06-15 | 2007-12-21 | Samsung Electronics Co., Ltd. | Apparatus and method of encoding/decoding block low density parity check codes in a communication system |
KR101154995B1 (ko) | 2006-07-14 | 2012-06-15 | 엘지전자 주식회사 | Ldpc 부호화를 수행하는 방법 |
JP4856605B2 (ja) * | 2006-08-31 | 2012-01-18 | パナソニック株式会社 | 符号化方法、符号化装置、及び送信装置 |
US8108758B2 (en) | 2006-09-22 | 2012-01-31 | Mcgill University | Stochastic decoding of LDPC codes |
KR101311634B1 (ko) * | 2006-10-09 | 2013-09-26 | 엘지전자 주식회사 | 무선 통신 시스템의 부호어 생성 방법 |
US8117514B2 (en) | 2006-11-13 | 2012-02-14 | Qualcomm Incorporated | Methods and apparatus for encoding data in a communication network |
US8271851B2 (en) | 2006-11-13 | 2012-09-18 | France Telecom | Encoding and decoding a data signal as a function of a correcting code |
KR101433375B1 (ko) * | 2006-12-04 | 2014-08-29 | 삼성전자주식회사 | 통신 시스템에서 블록 저밀도 패리티 검사 부호부호화/복호 장치 및 방법 |
US7913149B2 (en) * | 2006-12-20 | 2011-03-22 | Lsi Corporation | Low complexity LDPC encoding algorithm |
WO2008092040A2 (en) * | 2007-01-24 | 2008-07-31 | Qualcomm Incorporated | Ldpc encoding and decoding of packets of variable sizes |
US8261155B2 (en) * | 2007-03-09 | 2012-09-04 | Qualcomm Incorporated | Methods and apparatus for encoding and decoding low density parity check (LDPC) codes |
KR100975696B1 (ko) * | 2007-04-05 | 2010-08-12 | 삼성전자주식회사 | 통신 시스템에서 부호화 장치 및 방법 |
JP4788650B2 (ja) * | 2007-04-27 | 2011-10-05 | ソニー株式会社 | Ldpc復号装置およびその復号方法、並びにプログラム |
KR20080102902A (ko) * | 2007-05-22 | 2008-11-26 | 삼성전자주식회사 | 가변 부호화율을 가지는 ldpc 부호 설계 방법, 장치 및그 정보 저장 매체 |
US8117523B2 (en) * | 2007-05-23 | 2012-02-14 | California Institute Of Technology | Rate-compatible protograph LDPC code families with linear minimum distance |
TW200906073A (en) * | 2007-07-31 | 2009-02-01 | Univ Nat Chiao Tung | Calculation method applied to Low Density Parity check Code (LDPC) decoder and circuit thereof |
US8196010B1 (en) | 2007-08-17 | 2012-06-05 | Marvell International, Ltd. | Generic encoder for low-density parity-check (LDPC) codes |
JP4487212B2 (ja) * | 2007-10-19 | 2010-06-23 | ソニー株式会社 | 復号装置および方法、送受信システム、受信装置および方法、並びにプログラム |
US8301963B2 (en) * | 2007-10-23 | 2012-10-30 | Spansion Llc | Low-density parity-check code based error correction for memory device |
US8219876B2 (en) | 2007-10-24 | 2012-07-10 | Core Wireless Licensing, S.a.r.l. | Method, apparatus, computer program product and device providing semi-parallel low density parity check decoding using a block structured parity check matrix |
KR101447751B1 (ko) * | 2007-11-19 | 2014-10-13 | 삼성전자주식회사 | 블록 저밀도 패리티 검사 부호를 사용하는 통신 시스템에서패리티 검사 행렬 생성 장치 및 방법 |
TWI390856B (zh) * | 2007-11-26 | 2013-03-21 | Sony Corp | Data processing device and data processing method |
US8473824B1 (en) * | 2008-09-08 | 2013-06-25 | Marvell International Ltd. | Quasi-cyclic low-density parity-check (QC-LDPC) encoder |
KR100949519B1 (ko) * | 2007-12-18 | 2010-03-24 | 한국전자통신연구원 | 낮은 복잡도 및 고속 복호를 위한 패리티 검사행렬 생성방법과, 그를 이용한 저밀도 패리티 검사 부호의 부호화장치 및 그 방법 |
KR101445080B1 (ko) * | 2008-02-12 | 2014-09-29 | 삼성전자 주식회사 | 하이브리드 자동 반복 요구 방식을 사용하는 통신 시스템에서 신호 송신 방법 및 장치 |
ES2437143T3 (es) * | 2008-02-18 | 2014-01-09 | Samsung Electronics Co., Ltd. | Aparato y método para codificación y descodificación de canal en un sistema de comunicación utilizando códigos de comprobación de paridad de baja densidad |
KR101503058B1 (ko) * | 2008-02-26 | 2015-03-18 | 삼성전자주식회사 | 저밀도 패리티 검사 부호를 사용하는 통신 시스템에서의 채널 부호화/복호화 방법 및 장치 |
CN101272223B (zh) * | 2008-04-30 | 2011-04-20 | 中兴通讯股份有限公司 | 一种低密度生成矩阵码的译码方法及装置 |
CN101286819B (zh) * | 2008-05-07 | 2010-05-12 | 中兴通讯股份有限公司 | 一种数据接收方法及装置 |
KR20090117580A (ko) | 2008-05-08 | 2009-11-12 | 엘지전자 주식회사 | 부호어의 생성 방법 |
US8370711B2 (en) | 2008-06-23 | 2013-02-05 | Ramot At Tel Aviv University Ltd. | Interruption criteria for block decoding |
EP2306653A4 (en) * | 2008-07-04 | 2015-04-01 | Mitsubishi Electric Corp | VERIFYING MATRIX CREATING DEVICE, VERIFYING MATRIX CREATING METHOD, VERIFYING MATRIX CREATING PROGRAM, TRANSMITTING DEVICE, RECEIVING DEVICE, AND COMMUNICATION SYSTEM |
WO2010006430A1 (en) * | 2008-07-15 | 2010-01-21 | The Royal Institution For The | Decoding of linear codes with parity check matrix |
US8443033B2 (en) * | 2008-08-04 | 2013-05-14 | Lsi Corporation | Variable node processing unit |
CN101686061A (zh) * | 2008-09-27 | 2010-03-31 | 松下电器产业株式会社 | 构造低密度奇偶校验码的方法及发送/接收装置和系统 |
JP5320964B2 (ja) * | 2008-10-08 | 2013-10-23 | ソニー株式会社 | サイクリックシフト装置、サイクリックシフト方法、ldpc復号装置、テレビジョン受像機、及び、受信システム |
US8612823B2 (en) * | 2008-10-17 | 2013-12-17 | Intel Corporation | Encoding of LDPC codes using sub-matrices of a low density parity check matrix |
TWI383617B (zh) * | 2008-10-31 | 2013-01-21 | Ind Tech Res Inst | 具排列架構之無線通訊方法及系統 |
CN101442318B (zh) * | 2008-11-06 | 2012-04-25 | 上海交通大学 | 基于近似下三角结构校验矩阵的低时延ira码编码器 |
US8719655B2 (en) | 2009-02-06 | 2014-05-06 | Marvell Hispania S.L. | Method and device for communicating data across noisy media |
JP4898858B2 (ja) * | 2009-03-02 | 2012-03-21 | パナソニック株式会社 | 符号化器、復号化器及び符号化方法 |
JP5344228B2 (ja) * | 2009-03-26 | 2013-11-20 | ソニー株式会社 | 受信装置及び方法、プログラム、並びに受信システム |
US8407555B2 (en) | 2009-03-30 | 2013-03-26 | Broadcom Corporation | LDPC codes robust to non-stationary narrowband ingress noise |
US8464123B2 (en) * | 2009-05-07 | 2013-06-11 | Ramot At Tel Aviv University Ltd. | Matrix structure for block encoding |
TWI427936B (zh) * | 2009-05-29 | 2014-02-21 | Sony Corp | 接收設備,接收方法,程式,及接收系統 |
US8423861B2 (en) * | 2009-11-19 | 2013-04-16 | Lsi Corporation | Subwords coding using different interleaving schemes |
US8352847B2 (en) * | 2009-12-02 | 2013-01-08 | Lsi Corporation | Matrix vector multiplication for error-correction encoding and the like |
US8572463B2 (en) * | 2010-02-01 | 2013-10-29 | Sk Hynix Memory Solutions Inc. | Quasi-cyclic LDPC encoding and decoding for non-integer multiples of circulant size |
US8443257B1 (en) | 2010-02-01 | 2013-05-14 | Sk Hynix Memory Solutions Inc. | Rate-scalable, multistage quasi-cyclic LDPC coding |
US8448041B1 (en) * | 2010-02-01 | 2013-05-21 | Sk Hynix Memory Solutions Inc. | Multistage LDPC encoding |
US8504894B1 (en) | 2010-03-04 | 2013-08-06 | Sk Hynix Memory Solutions Inc. | Systematic encoding for non-full row rank, quasi-cyclic LDPC parity check matrices |
US8443249B2 (en) * | 2010-04-26 | 2013-05-14 | Lsi Corporation | Systems and methods for low density parity check data encoding |
US8527831B2 (en) * | 2010-04-26 | 2013-09-03 | Lsi Corporation | Systems and methods for low density parity check data decoding |
US8381065B2 (en) * | 2010-10-01 | 2013-02-19 | Nec Laboratories America, Inc. | Modified progressive edge-growth LDPC codes for ultra-high-speed serial optical transport |
JP5434890B2 (ja) * | 2010-11-18 | 2014-03-05 | 株式会社Jvcケンウッド | 符号化装置、符号化方法、プログラム |
KR20120071511A (ko) * | 2010-12-23 | 2012-07-03 | 한국전자통신연구원 | 이동통신 시스템의 데이터 레이트 매칭 방법 및 장치 |
KR101702358B1 (ko) | 2011-01-06 | 2017-02-03 | 삼성전자주식회사 | 저밀도 패리티 검사 코드를 사용하는 통신 시스템에서의 채널 부호화/복호화 방법 및 장치 |
KR20120088369A (ko) * | 2011-01-31 | 2012-08-08 | 삼성전자주식회사 | 방송 및 통신시스템에서 송?수신 방법 및 장치 |
KR101772008B1 (ko) * | 2011-03-03 | 2017-09-05 | 삼성전자주식회사 | 통신 및 방송시스템에서 송수신 방법 및 장치 |
EP3547550A1 (en) | 2011-03-30 | 2019-10-02 | Samsung Electronics Co., Ltd. | Apparatus and method for mapping and demapping signals in a communication system using a low density parity check code |
KR101865068B1 (ko) * | 2011-03-30 | 2018-06-08 | 삼성전자주식회사 | 저밀도 패리티 검사 부호를 사용하는 시스템에서 신호 맵핑/디맵핑 장치 및 방법 |
JP5637393B2 (ja) * | 2011-04-28 | 2014-12-10 | ソニー株式会社 | データ処理装置、及び、データ処理方法 |
EP2525497A1 (en) * | 2011-05-18 | 2012-11-21 | Panasonic Corporation | Bit-interleaved coding and modulation (BICM) with quasi-cyclic LDPC codes |
DE102011078645A1 (de) * | 2011-07-05 | 2013-01-10 | Robert Bosch Gmbh | Verfahren zum sicheren Prüfen eines Codes |
CN102255693B (zh) * | 2011-07-18 | 2014-01-29 | 国网信息通信有限公司 | 用于电力线通信的纠错编码方法 |
KR101791477B1 (ko) * | 2011-10-10 | 2017-10-30 | 삼성전자주식회사 | 통신/방송 시스템에서 데이터 송수신 장치 및 방법 |
KR101922990B1 (ko) | 2011-11-11 | 2018-11-28 | 삼성전자주식회사 | 멀티미디어 통신 시스템에서 준순환 저밀도 패리티 검사 부호 송/수신 장치 및 방법 |
JP5665725B2 (ja) * | 2011-12-13 | 2015-02-04 | 株式会社東芝 | 符号化装置及びこれを用いた半導体メモリシステム |
KR101685010B1 (ko) | 2012-06-01 | 2016-12-13 | 한국전자통신연구원 | 지상파 클라우드 방송을 위한 ldpc 부호 |
CN104488196B (zh) | 2012-11-05 | 2017-08-01 | 三菱电机株式会社 | 纠错编码方法及纠错编码装置 |
WO2014127140A1 (en) * | 2013-02-13 | 2014-08-21 | Qualcomm Incorporated | Design for lifted ldpc codes having high parallelism, low error floor, and simple encoding principle |
US8930792B2 (en) * | 2013-02-14 | 2015-01-06 | Lsi Corporation | Systems and methods for distributed low density parity check decoding |
EP2993794B1 (en) * | 2013-05-02 | 2022-04-06 | Sony Group Corporation | Ldpc coded modulation in combination with 8psk and 16apsk |
HUE059575T2 (hu) * | 2013-05-02 | 2022-12-28 | Saturn Licensing Llc | LDPC kód moduláció 8PSK-val és 16APSK-val kombinálva |
BR112015027145B1 (pt) * | 2013-05-02 | 2022-05-31 | Sony Corporation | Dispositivo e método de processamento de dados |
US20160173229A1 (en) * | 2013-08-05 | 2016-06-16 | Lg Electronics Inc. | Method and device for receiving signals in wireless access system |
US9104589B1 (en) * | 2013-10-16 | 2015-08-11 | L-3 Communications Corp. | Decoding vectors encoded with a linear block forward error correction code having a parity check matrix with multiple distinct pattern regions |
KR102254102B1 (ko) * | 2015-01-23 | 2021-05-20 | 삼성전자주식회사 | 메모리 시스템 및 메모리 시스템의 동작 방법 |
US10404284B1 (en) | 2015-07-21 | 2019-09-03 | L-3 Communications Corp. | Parallel-to-parallel conversion and reordering of a block of data elements |
US10382064B2 (en) * | 2015-10-13 | 2019-08-13 | SK Hynix Inc. | Efficient LDPC encoder for irregular code |
US10784901B2 (en) | 2015-11-12 | 2020-09-22 | Qualcomm Incorporated | Puncturing for structured low density parity check (LDPC) codes |
US10129178B1 (en) | 2015-12-02 | 2018-11-13 | L-3 Communications Corp. | Combining and processing as a whole portions of a ordered segment of data elements split between two communications channels |
US10635909B2 (en) * | 2015-12-30 | 2020-04-28 | Texas Instruments Incorporated | Vehicle control with efficient iterative triangulation |
CN108432167B (zh) * | 2016-01-14 | 2021-07-30 | 苹果公司 | 对消息进行编码解码的装置、系统和计算机可读介质 |
JP6699738B2 (ja) * | 2016-01-29 | 2020-05-27 | 日本電気株式会社 | 情報処理装置、情報処理方法、及び、コンピュータプログラム |
US10469104B2 (en) | 2016-06-14 | 2019-11-05 | Qualcomm Incorporated | Methods and apparatus for compactly describing lifted low-density parity-check (LDPC) codes |
EP3832922A1 (en) * | 2016-07-15 | 2021-06-09 | Sharp Kabushiki Kaisha | Transmission apparatus, reception apparatus, transmission method, and reception method |
TWI602188B (zh) * | 2017-01-03 | 2017-10-11 | 慧榮科技股份有限公司 | 用來於記憶裝置中進行資料管理之方法以及記憶裝置及其控制器 |
US10340949B2 (en) * | 2017-02-06 | 2019-07-02 | Qualcomm Incorporated | Multiple low density parity check (LDPC) base graph design |
US10484134B2 (en) | 2017-03-30 | 2019-11-19 | Samsung Electronics Co., Ltd. | Apparatus and method for channel encoding/decoding in communication or broadcasting system |
KR102348466B1 (ko) * | 2017-03-30 | 2022-01-10 | 삼성전자 주식회사 | 통신 또는 방송 시스템에서 채널 부호화/복호화 방법 및 장치 |
CN108809328B (zh) | 2017-05-05 | 2024-05-17 | 华为技术有限公司 | 信息处理的方法、通信装置 |
US10312939B2 (en) | 2017-06-10 | 2019-06-04 | Qualcomm Incorporated | Communication techniques involving pairwise orthogonality of adjacent rows in LPDC code |
EP4187794A1 (en) | 2017-06-15 | 2023-05-31 | Huawei Technologies Co., Ltd. | Qc-ldpc codes for 3gpp 5g mobile radio |
CN109150197B (zh) | 2017-06-27 | 2024-05-14 | 华为技术有限公司 | 信息处理的方法、装置和通信设备 |
WO2019114992A1 (en) * | 2017-12-15 | 2019-06-20 | Huawei Technologies Co., Ltd. | Design of base parity-check matrices for ldpc codes that have subsets of orthogonal rows |
KR102523059B1 (ko) * | 2018-04-18 | 2023-04-19 | 에스케이하이닉스 주식회사 | 에러 정정 회로 및 그것을 포함하는 메모리 시스템 |
US10886944B2 (en) * | 2018-09-24 | 2021-01-05 | National Chiao Tung University | Low-density parity-check code scaling method |
RU2708349C1 (ru) * | 2019-06-03 | 2019-12-05 | Акционерное общество "Концерн "Созвездие" | Способ передачи данных на основе кодов с низкой плотностью проверок на четность |
CN112671504A (zh) * | 2019-10-15 | 2021-04-16 | 普天信息技术有限公司 | 5g nr标准的ldpc编码的实现方法和装置 |
Family Cites Families (23)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
EP0156440B1 (en) | 1984-03-24 | 1990-01-24 | Koninklijke Philips Electronics N.V. | An information transmission method with error correction for user words, an error correcting decoding method for such user words, an apparatus for information transmission for use with the method, a device for information decoding for use with the method and an apparatus for use with such device |
US6304991B1 (en) | 1998-12-04 | 2001-10-16 | Qualcomm Incorporated | Turbo code interleaver using linear congruential sequence |
FR2799592B1 (fr) * | 1999-10-12 | 2003-09-26 | Thomson Csf | Procede de construction et de codage simple et systematique de codes ldpc |
DE60040805D1 (de) * | 1999-12-20 | 2008-12-24 | Research In Motion Ltd | Hybrid-wiederholungsaufforderungsystem und -verfahren |
US6539367B1 (en) * | 2000-05-26 | 2003-03-25 | Agere Systems Inc. | Methods and apparatus for decoding of general codes on probability dependency graphs |
EP1290802A1 (en) * | 2000-06-16 | 2003-03-12 | Aware, Inc. | Systems and methods for ldpc coded modulation |
US7000177B1 (en) * | 2000-06-28 | 2006-02-14 | Marvell International Ltd. | Parity check matrix and method of forming thereof |
US7072417B1 (en) * | 2000-06-28 | 2006-07-04 | Marvell International Ltd. | LDPC encoder and method thereof |
US6567465B2 (en) | 2001-05-21 | 2003-05-20 | Pc Tel Inc. | DSL modem utilizing low density parity check codes |
US6633856B2 (en) | 2001-06-15 | 2003-10-14 | Flarion Technologies, Inc. | Methods and apparatus for decoding LDPC codes |
US6938196B2 (en) | 2001-06-15 | 2005-08-30 | Flarion Technologies, Inc. | Node processors for use in parity check decoders |
US6789227B2 (en) * | 2001-07-05 | 2004-09-07 | International Business Machines Corporation | System and method for generating low density parity check codes using bit-filling |
US6895547B2 (en) * | 2001-07-11 | 2005-05-17 | International Business Machines Corporation | Method and apparatus for low density parity check encoding of data |
US7000167B2 (en) * | 2001-08-01 | 2006-02-14 | International Business Machines Corporation | Decoding low density parity check codes |
KR100848779B1 (ko) | 2001-08-27 | 2008-07-28 | 엘지전자 주식회사 | 반복 복호기에서 두 가지 레벨 이상의 복호능력 표시방법 |
US7178080B2 (en) | 2002-08-15 | 2007-02-13 | Texas Instruments Incorporated | Hardware-efficient low density parity check code for digital communications |
US6961888B2 (en) * | 2002-08-20 | 2005-11-01 | Flarion Technologies, Inc. | Methods and apparatus for encoding LDPC codes |
CN1185796C (zh) * | 2002-11-15 | 2005-01-19 | 清华大学 | 改进的非规则低密度奇偶校验码纠错译码方法 |
US7162684B2 (en) * | 2003-01-27 | 2007-01-09 | Texas Instruments Incorporated | Efficient encoder for low-density-parity-check codes |
JP4163023B2 (ja) | 2003-02-28 | 2008-10-08 | 三菱電機株式会社 | 検査行列生成方法および検査行列生成装置 |
US7139959B2 (en) * | 2003-03-24 | 2006-11-21 | Texas Instruments Incorporated | Layered low density parity check decoding for digital communications |
KR100809619B1 (ko) | 2003-08-26 | 2008-03-05 | 삼성전자주식회사 | 이동 통신 시스템에서 블록 저밀도 패러티 검사 부호부호화/복호 장치 및 방법 |
JP4167276B2 (ja) * | 2006-06-23 | 2008-10-15 | 株式会社住化分析センター | 導電体の溶断試験方法 |
-
2003
- 2003-08-26 KR KR1020030059206A patent/KR100809619B1/ko active IP Right Grant
-
2004
- 2004-08-26 JP JP2006524576A patent/JP4160617B2/ja active Active
- 2004-08-26 CN CN201110074657.9A patent/CN102164022B/zh active Active
- 2004-08-26 US US10/926,932 patent/US7313752B2/en active Active
- 2004-08-26 RU RU2006109470/09A patent/RU2316111C2/ru active
- 2004-08-26 WO PCT/KR2004/002144 patent/WO2005020500A1/en active Application Filing
- 2004-08-26 AU AU2004302428A patent/AU2004302428B2/en active Active
- 2004-08-26 CA CA2531806A patent/CA2531806C/en active Active
- 2004-08-26 EP EP04020337.4A patent/EP1511177B1/en active Active
- 2004-08-26 CN CN2004800236822A patent/CN1836394B/zh active Active
-
2007
- 2007-07-31 US US11/831,688 patent/US7962828B2/en active Active
-
2008
- 2008-02-26 JP JP2008044898A patent/JP5219552B2/ja active Active
-
2011
- 2011-03-14 US US13/047,471 patent/US8719683B2/en active Active
-
2014
- 2014-04-18 US US14/256,288 patent/US9319068B2/en active Active
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
RU2491728C1 (ru) * | 2007-12-06 | 2013-08-27 | Самсунг Электроникс Ко., Лтд. | Способ и устройство для канального кодирования и декодирования в системе связи с использованием кодов проверок на четность с малой плотностью |
US8429486B2 (en) | 2007-12-13 | 2013-04-23 | Nec Corporation | Decoding device, data storage device, data communication system, and decoding method |
Also Published As
Publication number | Publication date |
---|---|
EP1511177A2 (en) | 2005-03-02 |
US7962828B2 (en) | 2011-06-14 |
US7313752B2 (en) | 2007-12-25 |
US20070283221A1 (en) | 2007-12-06 |
CN102164022A (zh) | 2011-08-24 |
AU2004302428A1 (en) | 2005-03-03 |
JP2008172824A (ja) | 2008-07-24 |
US20050050435A1 (en) | 2005-03-03 |
CN102164022B (zh) | 2017-05-10 |
CA2531806A1 (en) | 2005-03-03 |
US20110167315A1 (en) | 2011-07-07 |
AU2004302428B2 (en) | 2008-02-07 |
KR20050021108A (ko) | 2005-03-07 |
KR100809619B1 (ko) | 2008-03-05 |
RU2316111C2 (ru) | 2008-01-27 |
CN1836394A (zh) | 2006-09-20 |
EP1511177A3 (en) | 2006-07-26 |
WO2005020500A1 (en) | 2005-03-03 |
JP2007503755A (ja) | 2007-02-22 |
EP1511177B1 (en) | 2018-06-06 |
JP4160617B2 (ja) | 2008-10-01 |
US8719683B2 (en) | 2014-05-06 |
CN1836394B (zh) | 2011-05-25 |
US9319068B2 (en) | 2016-04-19 |
US20140344639A1 (en) | 2014-11-20 |
CA2531806C (en) | 2014-04-08 |
JP5219552B2 (ja) | 2013-06-26 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
RU2006109470A (ru) | Устройство и способ кодирования-декодирования блоковых кодов низкой плотности с контролем на четность в системе мобильной связи | |
KR100739510B1 (ko) | 반구조적 블록 저밀도 패리티 검사 부호 부호화/복호 장치및 방법 | |
CN101164241B (zh) | 编码设备和编码方法 | |
CN107370489B (zh) | 结构化ldpc码的数据处理方法及装置 | |
US7484159B2 (en) | Encoding method and encoding apparatus | |
KR100809616B1 (ko) | 가변 블록 길이를 가지는 블록 저밀도 패리티 검사 부호부호화/복호 장치 및 방법 | |
RU2341894C2 (ru) | Устройство и способ для кодирования/декодирования кода разреженного контроля четности с переменной длиной блока | |
KR100678175B1 (ko) | 가변 블록 길이를 가지는 블록 저밀도 패리티 검사 부호부호화/복호 장치 및 방법 | |
EP1850484A1 (en) | Basic matrix based on irregular ldcp, codec and generation method thereof | |
JP2012231474A (ja) | 可変サイズのパケットのldpc符号化及び復号化 | |
KR20050118056A (ko) | 다양한 부호율을 갖는 Block LDPC 부호를 이용한이동 통신 시스템에서의 채널부호화 복호화 방법 및 장치 | |
CN101141133A (zh) | 一种结构化低密度校验码的编码方法 | |
JP2000156646A5 (ja) | 符号化装置及び方法、復号装置及び方法、情報処理装置及び方法、並びに記憶媒体 | |
KR100918741B1 (ko) | 이동 통신 시스템에서 채널 부호화 장치 및 방법 | |
Uchôa et al. | LDPC codes based on progressive edge growth techniques for block fading channels | |
KR20060016059A (ko) | 가변 블록 길이를 가지는 블록 저밀도 패리티 검사 부호부호화/복호 장치 및 방법 | |
CN107947802B (zh) | 速率兼容低密度奇偶校验码编译码的方法及编译码器 | |
CN112332869A (zh) | 改进的tpc迭代方法和装置 | |
CN102611465B (zh) | 结构化多元非规则重复累积码的编码器与编码方法 | |
Andreadou et al. | Quasi-Cyclic Low-Density Parity-Check (QC-LDPC) codes for deep space and high data rate applications | |
Xu et al. | On the construction of quasi-systematic block-circulant LDPC codes | |
KR100800775B1 (ko) | 이동 통신 시스템에서 채널 부호화 장치 및 방법 | |
KR101447751B1 (ko) | 블록 저밀도 패리티 검사 부호를 사용하는 통신 시스템에서패리티 검사 행렬 생성 장치 및 방법 | |
RU2365034C2 (ru) | Способ и устройство для кодирования и декодирования данных | |
KR20060016061A (ko) | 가변 블록 길이를 가지는 블록 저밀도 패리티 검사 부호부호화/복호 장치 및 방법 |