RU1795547C - Аналого-цифровой преобразователь - Google Patents

Description

ных, а выходы  вл ютс  выходом блока, причем вторые входы элементов блока 41 соединены с соответствующими выходами регистра 40, входы синхронизации, режима и сброса которого  вл ютс  входами синхронизации , управлени  и установки блока соответственно, а нулевой и первый входы параллельной записи данных подключены к источнику ЛОГ 1, остальные входы параллельно записи данных - заземлены.

Блок 6 синхронизации, схема возможной реализации которого приведена на фиг.6, содержит последовательно соединенные элемент И 42, инвертор 43, элемент И-НЕ 44, триггер 45, элемент задержки 46, триггер 47, элемент задержки 48 и триггер 49, причем вход элемента 42 служит входом установки блока, а выход  вл етс  первым выходом блока и соединен с входом инвертора 43, выход которого подключен к первому входу элемента 44, выход которого соединен с входом сброса триггера 45, вы ход которого  вл етс  первым выходом блока и подключен к входу элемента 46 задержки, выход которого соединен с входом синхронизации триггера 47, инверсный выход которого соединен со вторым входом элемента 44, а пр мой выход четвертого выходом блока 6 соединен с входом элемента 48 задержки, выход которого соединен с входом синхронизации триггера 49, выход которого  вл етс  третьим выходом блока 6, а вход сброса служит входом синхронизации блока 6 и соединен с входом сброса триггера 47, первым входом элемента 42 и входом синхронизации триггера 45, вход данных которого соединен со входами данных триггера 47,49 и подключен к источнику ЛОГ Г.

Метод коррекции, реализованный в за вл емом преобразователе, состоит в том, что если динамическую ошибку второго ро-. да с точки зрени  коррекции результата трактовать как ошибку, возникшую в результате неправильного определени  знака AV (где Д V - приращение напр жени  на (К-1)-м тракте) при формировании (К-1)-го .разр да выходного кода (котора  при естественном ходе выполнени  измерени  не может быть скорректирована значени ми оставшихс  (К-1) разр дов), то получение , кода с возможной ошибкой, например К 10011111, говорит о возможном неправильном определении третьего разр да, либо о возможном возникновении динамической ошибки второго разр да за счет увеличени  V(t) во йрем  формировани  п ти последних разр дов на величину, превышающую значение допустимой ошибки. Дл  устранени  указанной ошибки следует

0

5

0

5

0

5

0

5

0

5

увеличить код К до величины К 10100000 и сравнить полученное V(t)kc V(t). Если окажетс , что V(t) V(t)V то следует считать код К истинным кодовым эквивалентом мгновенного значени  измер емой величины.

Обратное соотношение V(t) V(t) гово- рит; что ошибка действительно произошла, и К ближе к истинному. Дл  дальнейшего приближени  величины кода к ее истинному значению К следует увеличить до Ki 10110000. Если V(t)ki V(t) то код увеличиваем до Ка 10101000. Затем при V(t)k2 V(t) выбираем Кз 10100100 и т.д. Если, например , V(t)k2 V(t), то считаем, что Ка ближе к величине истинного кодового эквивалента , чем все полученные ранее. Дл  дальнейшего уточнени  кода следует провести указанные операции до повторного анализа состо ни  младшего разр да. Подобные операции провод тс  и при анализе кодов, оканчивающихс  последовательностью нулей , например, 0111000. Но первый из корректирующих будет код 0110111, затем .0110011 и т.д.

Описанна  последовательность корректирующих шагов в реальных услови х не может быть выполнена, т.к. вносимое увеличение длительности Тц при измерении мгновенных значений мен ющихс  напр жений делает принципиально невозможным устранение динамических ошибок второго рода. Однако приведенна  методика становитс  не только выполнимой, но и в значительной степени эффективной при выполнении коррекции в процессе формировани  каждого разр да выходного кода, причем дл  проведени  коррекции может быть использован дополнительный канал преобразовани , фиг.1 и фиг,8 по сн ют работу такого устройства . Причем дл  устранени  вли ни  операции коррекции на врем  преобразовани  и упрощени  реализации следует обеспечить взаимозамен емость в функциональном отношении основных и контрольных каналов. Использование данного метода позволит не только уменьшить динамическую ошибку, но и значительно сократить врем  цикла преобразовани  за счет уменьшени  времени такта. Это же обеспечивает устранение вли ни  сбоев, привод щих к ошибочному установлению разр дной цифры в регистре одного из каналов АЦП.

Функционирование преобразовател  основано на реализации предложенного метода . Преобразователь работает следующим образом.

В начале цикла преобразовани  производитс  начальна  установка блоков 4, 5, 8, 9 и 10. После прохождени  сигнала установки (фиг.7) состо ние первого выхода блока 10 выбора канала определ ет функцию блока 8 и преобразовател  3 код-напр жение как основного, а блока 9 и преобразовател  7 код-напр жение как дополнительного ка- нала и устанавливаютс  первые (старшие) разр ды регистров в блоках 8 и 9. Данные с выхода регистра 8, который в текущий момент времени  вл етс  основным, поступают через мультиплексор 11 на вход блока 5 модификации кода и выход преобразовател . Это обеспечивает св зь первого выхода блока 10 с адресным входом мультиплексора 11. В конце первого такта-преобразовани  по сигналу с первого выхода блока 6 производитс  запись в первые разр ды соответствующих регистров блоков 8 и 9 результата сравнени  блоками 1 и 2 .напр жений, поступивших с выходов преобразований 3 и 7 код-напр жение и вход- ного напр жени . Затем в этом же такте по сигналу с третьего вывода блока 6 независимо от полученного результата в регистр дополнительного канала (блок 9) через его параллельный вход записываетс  скорректированный результат преобразовани  основного канала (блоки 3, 8). Об зательное проведение коррекции на первом такте необходимо дл  обеспечени  возможности устранени  в дальнейшем ошибки, вызванной неверным определением первого разр да основным каналом. Коррекци  выполн етс  путем инвертировани  текущего и предыдущего разр дов результата преобразовани  основного канала и параллельной записи полученного кода в регистр дополнительного кана/la, но на первом такте приводит только к записи в регистр 9 дополнительного канала результата преобразовани  основного канала с инверсией старшего разр да. Закрепленные за каналами функции основного и дополнительного на пер- вом такте сохран ютс . В начале второго такта, преобразовани  устанавливаютс  вторые разр ды, регистров блоков 8 и 9. В конце второго такта по сигналу с первого выхода блока 6 результаты сравнени  входного напр жени  с напр жени ми, сформи- ровчанными основным и дополнительным каналами, записываютс  во вторые разр ды соответствующих регистров блоков 8 и 9, затем, если этр необходимо, производитс  изменение статуса каналов (основной становитс  дополнительным, а дополнительный становитс  основным); и выполн етс  коррекци . Причем изменение статуса каналов всегда сопровождаетс  операцией коррекции , в то же врем  коррекци  может быть произведена без выполнени  в текущем такте изменени  статуса каналов. Сигналы- , определ ющие статус каналов, формируют блок 10 выбора канала на основе анализа сигналов, поступающих с выходов блоков 1 и 2 сравнени  и второго блока 4 управлени  коррекцией (сигнал указывает, который из каналов на на.чало текущего такта был большим). Работу блока 10 по сн ет таблица, из которой видно., что изменение статуса происходит в случае, если оба сформированных напр жени  оказались больше либо меньше измер емого и при этом промежуточный результат преобразовани  контрольного канала точнее характеризует измер емое напр жение, че.и основного. Необходимость проведени  коррекции определ ет блок 4 управлени  коррекцией, ко- торый формирует сигналы дл щее выполнени .

Услови  проведени  коррекции следующие:

- идет первый такт преобразовани ; .

- в текущем такте выполнено одно из условий изменени  статуса каналов;

-при определении текущего (j-ro) разр да изменилс  знак приращени  AVj по отношению к A Vj-i, предыдущего такта.

Третий и все последующие такты преобразовани  выполн ютс  аналогично выполнению второго такта. В конце цикла преобразовани  на выходе мультиплексора 11, который  вл етс  выходом преобразовател , устанавливаетс  цифровой код. экви-. валентный величине измер емого напр жени . Диаграмма работы преобразовател  (фиг.8) по сн ет его работу. Она нагл дно показывает, что в процессе преобразовани  преобразователь стремитс  удержать измер емое напр жение между напр жени ми, формируемыми его каналами , т.е. стремитс  обеспечить одно из соотношенийэ

V(t)k° V(t) V(t)k; V(t)k° V(t) V(t)k и при этом осуществл ет последовательное приближение к измер емой величине.

Блок 10 выбора канала (фиг.2) в своем составе содержит триггер 16. сигналы с в ы- ходо которого определ ют, какой из каналов в текущем такте  вл етс  основным, а. какой дополнительным, Переключение триггера 16 происходит в соответствии с таблицей синхронно с сигналом синхронизации , поступившим от первого выхода блока . 6. С выхода элемента И 15 снимаетс  сигнал дл  управлени  блоком 4..

Блок управлени  4 коррекцией (фиг.З) работает следующим образом. Сигналы, по-. ступившие с выходов блоков 1, 2 сравнени , записываютс  в триггеры 17 и 18 синхронно с сигналом синхронизации от первого выхода блока 6 (фиг.7). Введение триггеров 18 и 17 необходимо дл  устойчивой работы блока 4. мультиплексор 19 сигнал с выхода триггера (17, 18), который подключен к основному каналу, поступает на вход триггера 22, а также через элемент ИСКЛЮЧА- ЮЩЕЕ ИЛИ 21 - на вход триггера 27. Триггер 22 предназначен дл  хранени  значени  последнего разр да, записанного в регистр основного (на текущем такте) канала . Если уровень сигнала, поступившего на вход триггера 22, отличаетс  от записанного в предыдущем такте, по посредством элементов ИСКЛЮЧАЮЩЕЕ ИЛИ 23, И 24 и ИЛИ 25 произойдет установка триггера 26, уровень логической единицы на выходе которого разрешает формирование сигналов управлени  коррекцией: переключение одного из регистров блоков 8 и 9 в режим параллельной записи и формирование дополнительного сигнала синхронизации в момент времени, определ емый приходом импульса с третьего выхода блока 6. Триггер 26 может быть установлен- также и сигналом , поступившим с третьего входа от блока 10. Триггер 27 предназначен дл  хранени  значени  разр да, записанного в основной канал при последней коррекции. Уровень логической единицы на. его выходе означает , что после проведени  коррекции V(t)k° V(t)kd, а уровень логического нул  - означает , что V(t)k° V(t)kd (это определено логикой работы блока 5). Триггер 28 предназначен дл  установки триггера 26 в первом такте преобразовани  и записи в триггер 27 инверсного значени  первого разр да основного канала.

Блоки управлени  8 и 9 реализованы по одной схеме фиг.4. .Режим работы блока определ етс  уровнем сигнала на адресном входе мультиплексора 36. При уровне ЛОГ Г на адресном входе мультиплексора 36 устройство работает аналогично известному регистру последовательного приближени  К155ИР17. а при уровне ЛОГ О осуществл етс  запись в выходной регистр . 37 данных, поступивших со входа коррекции . Причем после установки ЛОГ 1 на входе режима устройство продолжаетс  процесс приближени  (по сигналам синхронизации ), но уже относительно нового (скорректированного ) промежуточного результата . Устройство работает в соответствии с прошивкой посто нного запоминающего

устройства 35.

Блок 5 модификации кода (фиг.6) работает следующим образом.

По сигналу уставки с первого выхода блока 6 на выходах регистра 40 устанавливаютс  уровни ЛОГ 0, а на вход управле-1 ни  регистра 40 поступает уровень ЛОГ 1 с первого выхода блока 4 , который настраивает регистр 40 на режим параллельной записи данных. По фронту импульса синхронизации с первого выхода блока 6 в нулевой и первый разр ды регистра 4 записываютс  две ЛОГ 1, а в конце, первого такта (по фронту импульса с третьего выхода блока 6) сигнал управлени  примет значение ЛОГ

1, перевод  тем самым регистр 40 в режим сдвига, и импульсы синхронизации в остальных тактах (начина  со второго) будут осуществл ть сдвиг записанных двух единиц. Уровень сигнала управлени  не изменитс 

до конца цикла преобразовани . Модификаци  кода осуществл етс  путем выполнени  операции ИСКЛЮЧАЮЩЕЕ ИЛИ блоком элементов 41 кодов, поступивших с выходов регистра 40 и входа данных блока 5, за счет

чего .и достигаетс  инверси  текущего и предыдущего разр дов преобразовани .

Блок б синхронизации, схема которого приведена, на фиг.6, формирует под управ- лением входных сигналов синхронизации и установки все необходимые дл  работы преобразовани  синхронизирующие импульсы (см. фиг.7),. где ti - врем  установлени  напр жени  на выходах блоков 1 и 2; .

т - врем  задержки переключени  триггера 16 и переключени  мультиплексора 19;.

Г2 - врем  установлени  сигналов уп- равлени  коррекцией.

Задержки ъ и га формируютс  элементами 46 и 48 задержки соответственно, которые реализованы известными методами.

Claims (4)

1. Формула изобретени  1. Аналого-цифровой преобразователь, содержащий первый и второй блоки сравнени , первые входы которых  вл ютс  входной шиной, а вторые входы соединены соответственно с выходами первого и второго преобразователей код-напр жение, а выходы подключены соответственно к информационным входам первого и второго блоков управлени , выходы которых соединены соответственно с входами первого и второго преобразователей код-напр жение, отличающийс  тем, что, с целью уменьшени  времени преобразовани , в него введены блок управлени  коррекцией, блок модификации кода, блок синхронизации , мультиплексор и блок выбора канала, первый и второй входы которого соединены соответственно с выходами первого и второго блоков сравнени , первый выход подключен к адресному входу мультиплексора и первому входу блока управлени  коррекцией , второй и третий выходы соединены соответственно с вторым и третьим входами блока управлени  коррекцией, первый выход которого соединен с входом управлени  блока модификации кода, второй выход сое- динен с третьим входом блока выбора канала , третий, четвертый, п тый и шестой выходы подключены к входам синхронизации и режима первого и второго блоков управлени  соответственно, входы коррекции которых соединены с выходом блока модификации кода, вход данных которого  вл етс  выходной шиной и. подключен к выходу мультиплексора, первый и второй информационные входы которого соединены с выходами первого и второго блоков управлени  соответственно, установочные входы которых объединены с входами установки блока модификации кода, блока выбора канала, с четвертым входом блока управлени  коррекцией и подключены к первому выходу блока синхронизации, второй выход которого соединен с п тым входом блока управлени  коррекцией и входами синхронизации блока выбора канала и блока информации кода. третий и четвертый выходы подключены к шестому и седьмому входам блока управлени  коррекцией, а .первый и второй входы  вл ютс  соответственно шинами синхронизации и установки, причем выходы первого и второго блоков сравнени  соединены соответственно с восьмым и дев тым входами блока управлени  коррекцией.
2. 2. Преобразователь по п,1, от л и ч а кэши и с   тем, что блок выбора канала выполнен на первом элементе И, элементе ИЛИ- НЕ, элементе ИЛИ, втором элементе И и триггере, инверсный выход которого соединен с его входом данных и  вл етс  вторым выходом блока, пр мой выход  вл етс  первым выходом блока, а его вход синхронизации  вл етс  третьим выходом блока и соединен с выходом второго элемента И, второй вход которого  вл етс  входом синхронизации блока, первый вход подключен к выходу элемента ИЛИ, первый вход которого соединен с выходом элемента ИЛИ-НЕ, а второй вход соединен с выходом первого элемента И, первьт, второй и третий входы которого объединены с соответствующими входами элемента ИЛИ-НЕ и  вл ютс  вторым , первым и третьим входами блока соответственно , вход установки триггера  вл етс  входом установки блока.
3. 3. Преобразователь по п.1. о т л и ч а ю- щ и и с   тем, что блок управлени  коррекцией выполнен на триггерах, мультиплек; сом, элементах И, ИЛИ. ИСКЛЮЧАЮЩЕЕ ИЛИ, причем входы данных первого и второго триггеров  вл ютс  восьмым и дев тым входами блока, а выходы подключены к первому и второму информационным входам мультиплексора, адресный вход которого  вл етс  первым входом блока и соединен с первым входом первого элемента И, а выход подключен к первому входу первого элемента ИСКЛЮЧАЮЩЕЕ ИЛИ, входу данных третьего триггера и первому входу второго элемента ИСКЛЮЧАЮЩЕЕ ИЛИ, второй вход которого соединен с выходом третьего триггера, вход синхронизации которого  вл етс  шестым входом блока и объединен с первым входом второго элемента И, второй вход которого соединен с выходом второго элемента ИСКЛЮЧАЮЩЕЕ ИЛИ. а выход- с первым входом первого элемента ИЛИ, второй вход которого  вл етс  третьим входом блока, а выход подключен к первому входу установки четвертого триггера, первый вход сброса которого  вл етс  четвертым входом блока .и объединен с входами сброса первого, второго, третьего, п того и шестого триггеров, инверсный выход последнего из которых  вл етс  вторым выходом блока и соединен с вторым входом установки четвертого триггера и вторым входом первого элемента ИСКЛЮЧАЮЩЕЕ ИЛИ, выход которого соединен с входом данных п того триггера, пр мой выход которого  вл етс  первым выходом блока, а вход синхронизации объединен с вторым входом сброса четвертого триггерэ,.первыми входами второго и третьего элементов И и подключен к выходу второго элемента ИЛИ, первый вход которого  вл етс  седьмым входом блока и объединен с входом установ- . ки шестого триггера, а второй вход соединен с выходом четвертого триггера и обг единен с вторым вхрдом первого элемента И и первым входом четвертого элемента И, выходы которых  вл ютс  соответственно четвертым и шестым выходами блока и соединен соответственно с вторыми входами второго и третьего элементов И, выходы которых подключены к первым входам третьего и четвертого элементов ИЛИ, выходы которых  вл ютс  третьим и п тым выходами блока, а их первые входы объединены с входами синхронизации первого и второго триггеров и  вл ютс  п тым входом блока, второй вход четвертого элемента И  вл етс  втором входом блока.
4. 4. Преобразователь по п.1, о т л и ч а ю- щ и и с   тем, что блок управлени  выполнен

   на элементе И, инверторе .и последовательно соединенных посто нном запоминающем устройстве, мультиплексоре и регистре, причем первый и второй входы элемента И  вл ютс  соответственно входами синхронизации и установки блока, первый вход элемента И объединен с входом инвертора, выход которого подключен

   к входу синхронизации регистра, вход соответственно.

   V(t)k°, V(t)kd - напр жени , сформированные на такте К основным и дополнительным

   каналами.

   PvzS

   сброса которого соединен с выходом элемента И, а выход  вл етс  выходом блока и подключен к адресным входам посто нного запоминающего устройства, кроме первого, который  вл етс  информационным входом блока, адресный вход и второй информационный вход мультиплексора  вл ютс  входами коррекции и режима блока

   . /.

   Вход дсг##б/

   &. tfV

   б/пород. Sfrtx.

   W

   fa&r&

   «г r

   LJ L

   &

   пер8/ .а

   fotxod М-Дл-t

   Ял. 5

   - te Z&p bftii. бхх.

   fb

   Фиг. 6