PL174139B1

PL174139B1 - Sposób odbioru zbiorczego sygnału radiowego i odbiornik transmisji danych do odbioru zbiorczego sygnału radiowego

Info

Publication number: PL174139B1
Application number: PL93309391A
Authority: PL
Inventors: Kazimierz Siwiak; Robert J. Schwendeman; Robert L. Breeden
Original assignee: Motorola Inc
Priority date: 1992-12-21
Filing date: 1993-12-06
Publication date: 1998-06-30
Also published as: US5446922A; KR950704867A; SK281245B6; CN1064202C; PL309391A1; BG99793A; CZ163095A3; FI953055A0; BR9307792A; AU5739894A; AU669258B2; FI953055A; KR0150333B1; EP0676103A1; HU216674B; CN1091561A; CZ284263B6; TW236063B; BG61630B1; HUT71649A

Abstract

1 Sposób zbiorczego odbioru sygnalu radiowego w od- biormku transmisji danych, majacym pierwsze i drugie wejscie antenowe o niezaleznych czulosciach na sygnal radiowy zawiera- jacy dane obejmujace przynajmniej jeden pakiet informacji o uprzednio okreslonym czasie trwania 1 poprzedzony uprzednio okreslona kombinacja bitów, polegajacy na tym, ze w czasie transmisji uprzednio okreslonej kombinacji bitów wybiera sie jako przejsciowe zródlo sygnalu radiowego pierwsze albo drugie wejscie antenowe, kontroluje sie sygnal radiowy odebrany z przejsciowego zródla sygnalu radiowego i odbiera sie dane, zna- mienny tym, ze po stwierdzeniu w odebranych danych przynaj- mniej jednego naliczenia blednych bitów wybiera sie jako ciagle zródlo sygnalu radiowego pierwsze albo drugie wejscie antenowe po zakonczeniu uprzednio okreslonej kombinacji bitów, a pod- czas transmisji pierwszej czesci uprzednio okreslonej kombinacji bitów mierzy sie pierwszy poziom sygnalu radiowego z pierwsze- go wejscia antenowego, zas podczas transmisji drugiej czesci uprzednio okreslonej kombinacji bitów mierzy sie drugi poziom sygnalu radiowego z drugiego wejscia antenowego, po czym stwierdza sie istnienie sprzecznosci, gdy w odpowiedzi na pier- wszy poziom sygnalu wiekszy niz drugi poziom sygnalu drugie wejscie antenowe zostalo uprzednio wybrane jako ciagle zródlo sygnalu radiowego lub gdy w odpowiedzi na drugi poziom sygna- lu wiekszy niz pierwszy poziom sygnalu pierwsze wejscie anteno- we zostalo wybrane jako zródlo ciagle, 1 utrzymuje sie wybór zródla ciaglego przez uprzednio okreslony czas transmisji pakie- tu jesli sprzecznosc poziomu sygnalu wystepuje, oraz stwierdza sie brak sprzecznosci, gdy w odpowiedzi na pierwszy poziom sygnalu wiekszy niz drugi poziom sygnalu pierwsze wejscie antenowe zostalo uprzednio wybrane jako ciagle zródlo sygna- lu radiowego, a takze w odpowiedzi na drugi poziom sygnalu wiekszy niz pierwszy poziom sygnalu drugie wejscie antenowe zostalo wybrane jako ciagle zródlo, po czym periodycznie do- konuje sie zmiany wyboru ciaglego zródla przez uprzednio okreslony czas transmisji pakietu PL PL PL PL PL

Description

Przedmiotem wynalazku jest sposób odbioru zbiorczego sygnału radiowego i odbiornik transmisji danych do odbioru zbiorczego sygnału radiowego.

Odbiorniki radiowe odbioru zbiorczego są znane i stosowane w celu znacznego polepszenia odbioru radiowego w zmieniającym się środowisku wielotorowym. Odbiorniki zbiorcze są szczególnie pożądane w zastosowaniach ruchomych i przenośnych, gdzie odbiornik może być przemieszczony w izolowany obszar słabego sygnału powodowanego przez samolikwidację sygnałów wielotorowych.

Konwencjonalny odbiornik zbiorczy zawiera dwuantenowy przestrzenny system zbiorczy, przy czym dwie anteny są sprzężone z przełącznikiem w celu selektywnego sprzęgania jednej z nich z pojedynczym odbiornikiem. Podczas działania odbiornik jest przełączany na inną antenę, kiedy sygnał odbierany z aktualnie wybranej anteny pogorszy się poniżej określonego progu przełączania. Podejście to ma tę wadę, że nie zawsze wybierana jest antena mająca silniejszy sygnał. Przykładowo aktualnie wybrana antena mająca sygnał niewiele powyżej określonego progu przełączania pozostaje wybrana, nawet jeśli sygnał z anteny niewybranej jest znacznie silniejszy.

Inne konwencjonalne odbiorniku zbiorcze zawierają podwójny system antenowy zbiorczego odbioru przestrzennego oddzielnie sprzężony z dwoma elementami odbiorczymi w celu wzmacniania i demodulowania sygnału radiowego odbieranego przez podwójne anteny. Odbiorniki takie zwykle wykorzystują elektroniczny przełącznik do wybierania najlepszego sygnału wyjściowego z jednego z dwóch elementów odbiorczych na podstawie mierzalnego kryterium wyboru, takiego jak stosunek sygnału do szumu. Niestety, chociaż odbiór zbiorczy z podwójnym odbiornikiem funkcjonuje lepiej niż w przypadku pojedynczego odbiornika, jest to zwykle rozwiązanie kosztowne i energochłonne. Dzieje się tak, ponieważ podwójny odbiornik wymaga znacznie większego układu niż pojedynczy odbiornik.

W opisie patentowym US 4499606 został ujawniony układ poprawiania odbioru w przenośnych odbiornikach FM. Zawiera on podwójną antenę i pojedynczy odbiornik, w którym o przełączeniu anteny decyduje przekroczenie uprzednio określonego progu.

W innym opisie patentowym US 4513412 ujawniono adaptacyjne techniki retransmisji z podziałem czasy i radiotelefony przenośne. Wykorzystano tam podwójne anteny i pojedyncze lub podwójne odbiorniki. Wybór lub przełączenie anteny jest oparty na porównaniu sygnału oznaczonym jako 27 lub 57.

Potrzebna jest taka konstrukcja odbiornika zbiorczego, która będzie mniej kosztowna i energochłonna niż pojedynczy odbiornik z przełączaną anteną, ale będzie mógł w sposób ciągły wybierać wejście antenowe o silniejszym sygnale.

Sposób zbiorczego odbioru sygnału radiowego w odbiorniku transmisji danych, mającym pierwsze i drugie wejście antenowe i niezależnych czułościach na sygnał radiowy zawierający dane obejmujące przynajmniej jeden pakiet informacji o uprzednio określonym czasie trwania i poprzeczny uprzednio określoną kombinacją bitów, polegający na tym, że w czasie transmisji uprzednio określonej kombinacji bitów wybiera się jako przejściowe źródło sygnału radiowego pierwszego albo drugie wejście antenowe, kontroluje się sygnał radiowy odebrany z przejściowego źródła sygnału radiowego i odbiera się dane, zgodnie z wynalazkiem charakteryzuje się tym, że po stwierdzeniu w odebranych danych przynajmniej jednego naliczenia błędnych bitów wybiera się jako ciągłe źródło sygnału radiowego pierwsze albo drugie wejście antenowe po zakończeniu uprzednio określonej kombinacji bitów. Podczas transmisji pierwszej części uprzednio określonej kombinacji bitów mierzy się pierwszy poziom sygnału radiowego z pierwszego wejścia antenowego, zaś podczas transmisji drugiej części uprzednio określonej kombinacji bitów mierzy się drugi poziom sygnału radiowego z drugiego wejścia antenowego, po czym stwierdza się istnienie sprzeczności, gdy w odpowiedzi na pierwszy poziom sygnału większy niż drugi poziom sygnału drugie wejście antenowe zostało uprzednio wybrane jako ciągłe źródło sygnału radiowego lub gdy w odpowiedzi na drugi poziom sygnału większy niż pierwszy poziom sygnału pierwsze wejście antenowe zostało wybrane jako źródło ciągłe, i utrzymuje się wybór źródła ciągłego przez uprzednio określony czas transmisji pakietu jeśli sprzeczność poziomu sygnału występuje.

174 139

Stwierdza się brak sprzeczności, gdy w odpowiedzi na pierwszy poziom sygnału większy niż drugi poziom sygnału pierwsze wejście antenowe zostało uprzednio wybrane jako ciągłe źródło sygnału radiowego, a także w odpowiedzi na drugi poziom sygnału większy niż pierwszy poziom sygnału drugie wejście antenowe zostało wybrane jako ciągłe źródło, po czym periodycznie dokonuje się zmiany wyboru ciągłego źródła przez uprzednio określony czas transmisji pakietu.

Korzystnie, pierwsze wejście antenowe wybiera się jako przejściowe źródło sygnału radiowego podczas transmisji pierwszej części uprzednio określonej kombinacji bitów, a drugie wejście antenowe wybiera się jako przejściowe źródło sygnału radiowego podczas transmisji drugiej części uprzednio określonej kombinacji bitów. Natomiast, stwierdzenia w odebranych danych przynajmniej jednego naliczenia błędnych bitów dokonuje się podczas transmisji pierwszej części uprzednio określonej kombinacji bitów dla pierwszego naliczenia błędnych bitów w danych pochodzących z pierwszego wejścia antenowego i podczas transmisji drugiej części uprzednio określonej kombinacji bitów dla drugiego naliczenia błędnych bitów w danych pochodzących z drugiego wejścia antenowego. Jeśli pierwsze naliczenie błędnych bitów jest mniejsze niż drugie naliczenie błędnych bitów jako źródło ciągłe wybiera się pierwsze wejście antenowe, natomiast jeśli pierwsze naliczenie błędnych bitów jest większe niż drugie naliczenie błędnych bitów jako źródło ciągłe wybiera się drugie wejście antenowe. Następnie, po zmierzeniu pierwszego sygnału radiowego pochodzącego z pierwszego wejścia antenowego podczas transmisji pierwszej części uprzednio określonej kombinacji bitów i po zmierzeniu drugiego sygnału radiowego pochodzącego z drugiego wejścia antenowego podczas transmisji drugiej części uprzednio określonej kombinacji bitów, jako źródło ciągłe wybiera się pierwsze wejście antenowe, gdy pierwsze i drugie zliczenie błędnych bitów są sobie równe, zaś pierwszy poziom sygnału jest większy lub równy drugiemu poziomowi sygnału, natomiast drugie wejście antenowe jako źródło ciągłe wybiera się kiedy pierwsze i drugie zliczenie błędnych bitów są sobie równe, a pierwszy poziom sygnału jest mniejszy niż drugi poziom sygnału.

Przy początkowym wykrywaniu sygnału radiowego pierwszy poziom sygnału radiowego pochodzący z pierwszego wejścia antenowego mierzy się podczas pierwszej części nagłówka danych, a drugi poziom sygnału radiowego pochodzącego z drugiego wejścia antenowego mierzy się podczas drugiej części nagłówka danych i pierwsze wejście antenowe wybiera się jako źródło ciągłe, gdy pierwszy poziom sygnału jest większy lub równy drugiemu poziomowi sygnału, a drugie wejście antenowe wybiera się jako źródło ciągłe, gdy pierwszy poziom sygnału jest mniejszy niż drugi poziom sygnału.

Korzystnie, kontroluje się poziom sygnału radiowego podczas trzeciej części nagłówka i wybiera się drugie wejście antenowe jako źródło ciągłe, gdy poziom kontrolowanego sygnału spada poniżej uprzednio określonego progu, a jako źródło ciągłe aktualnie funkcjonuje pierwsze wejście antenowe, natomiast wybiera się pierwsze wejście antenowe jako źródło ciągłe, gdy poziom kontrolowanego sygnału spada poniżej uprzednio określonego progu, zaś jako źródło ciągłe aktualnie funkcjonuje drugie wejście antenowe.

Także korzystnie, mierzy się poziom sygnału radiowego w uprzednio określonym czasie transmisji pakietu, wybiera się jako źródło ciągłe pierwsze wejście antenowe, gdy pierwsze zliczenie błędnych bitów jest mniejsze niż drugie zliczenie błędnych bitów, zaś drugie wejście antenowe wybiera się jako ciągłe źródło gdy pierwsze zliczenie błędnych bitów jest większe niż drugie zliczenie błędnych bitów, w odpowiedzi na pomiar poziomu sygnału wybiera się drugie wejście antenowe jako źródło ciągłe, gdy kontrolowany poziom sygnału spada poniżej uprzednio określonego progu, zaś jako źródło ciągłe aktualnie funkcjonuje pierwsze wejście antenowe, podczas gdy pierwsze wejście antenowe wybiera się jako źródło ciągłe, jeśli poziom kontrolowanego sygnału spada poniżej uprzednio określonego progu, a jako źródło ciągłe aktualnie funkcjonuje drugie wejście antenowe.

Odbiornik transmisji danych do zbiorczego odbioru sygnału radiowego, zawierający pierwsze i drugie wejście antenowe o niezależnych czułościach na sygnał radiowy, dołączone do przełącznika antenowego, do którego dołączony jest odbiornik danych, charakteryzuje się według wynalazku tym, że mikroprocesor jest sprzężony z odbiornikiem danych, z

174 139 przełącznikiem antenowym, z elementem sterowania przełącznika antenowego dołączonym do przełącznika antenowego, z elementem zliczania błędnych bitów synchronizacji dołączonym do elementu sterowania przełącznika antenowego, z elementem wybierania źródła ciągłego przy końcu synchronizacji połączonym z elementem zliczania błędnych bitów synchronizacji, z elementem wybierania źródła przejściowego połączonym z elementem sterowania przełącznika antenowego, z elementem wybierania ciągłego źródło na podstawie zliczania błędnych bitów połączonym z elementem wybierania źródła przejściowego, z wskaźnikiem poziomu odbieranego sygnału połączonym z odbiornikiem danych i z mikroprocesorem, oraz z elementem wybierania w zależności od poziomu sygnału przy jednakowych naliczeniach błędnych bitów dołączonym do wskaźnika poziomu odbieranego sygnału.

Odbiornik transmisji danych zawiera element poziomu sygnału podczas transmisji pierwszej i drugiej części nagłówka dołączony do wskaźnika poziomu odbieranego sygnału oraz element wybierania ciągłego źródła w zależności od poziomu sygnału podczas transmisji pierwszej i drugiej części nagłówka dołączony do elementu poziomu sygnału podczas transmisji pierwszej i drugiej części nagłówka.

Korzystnie, odbiornik transmisji danych zawiera element zliczania błędnych bitów nagłówka dołączony do odbiornika danych i do przełącznika antenowego, element wybierania ciągłego źródła na podstawie zliczania błędnych bitów nagłówka dołączony do elementu zliczania błędnych bitów nagłówka, oraz element wybierania na podstawie aktualniej stopy błędów nagłówka dołączony do odbiornika danych.

Rozwiązanie według wynalazku umożliwia korzystniejszy wybór anteny pod względem jakości odbieranego sygnału. Wejścia antenowe są wybierane na podstawie dopuszczalnej bitowej stopy błędów oraz poziomu sygnału podczas odbioru uprzednio określonej kombinacji bitów. Przy tym jeżeli występuje konflikt podczas wyboru wejść antenowych w oparciu o dopuszczalną bitową stopę błędów, zostaje wybrane wejście o najmniejszej stopie błędów. Kryterium poziomu sygnału wykorzystuje się gdy nie ma konfliktu podczas selekcji początkowej. Rozwiązanie według wynalazku zapewnia ponadto niskie koszty eksploatacyjne i małą energochłonność pojedynczego odbiornika z przełączanym wejściem antenowym, wybierającym w sposób ciągły wejście antenowe o silniejszym sygnale, a dodatkowo zapewnia również elastyczność sposobu podejmowania decyzji dotyczącej wyboru wejścia antenowego. W konsekwencji uzyskuje się proste dostosowanie odbiornika zbiorczego dla zoptymalizowania wybierania wejścia antenowego w zależności od specyfiki środowiska wielotorowego.

Przedmiot wynalazku w przykładach wykonania jest uwidoczniony na rysunku, na którym fig. 1 przedstawia schemat blokowy odbiornika transmisji danych z przełączanym odbiorem zbiorczym według wynalazku, fig. 2 - schemat oprogramowania układowego dla pamięci stałej ROM z elementami oprogramowania wykorzystywanymi do sterowania odbiornika transmisji danych według fig. 1, fig. 3 - schemat synchronizacji formatu kodowania transmisji danych, fig. 4 - sieć działań głównego programu odpowiadającego głównemu elementowi oprogramowania układowego, fig. 5 - sieć działań podprogramu oceny nagłówka, fig. 6 - sieć działań podprogramu oceny słowa synchronizacji, fig. 7 - sieć działań podprogramu oceny pakietu informacji, fig. 8 - schemat oprogramowania układowego pamięci stałej pokazujący elementy oprogramowania układowego wykorzystywane do sterowania odbiornika transmisji danych według pierwszego alternatywnego przykładu realizacji wynalazku, fig. 9 - sieć działań podprogramu oceny nagłówka według pierwszego alternatywnego przykładu realizacji wynalazku, fig. 10 - schemat oprogramowania układowego pamięci stałej przedstawiający elementy oprogramowania układowego do sterowania odbiornika transmisji danych według drugiego alternatywnego przykładu realizacji wynalazku, fig. 11 - sieć działań podprogramu oceny słowa synchronizacji według drugiego alternatywnego przykładu realizacji wynalazku, fig. 12 - schemat oprogramowania układowego pamięci stałej przedstawiający elementy oprogramowania układowego do sterowania odbiornika transmisji danych według drugiego alternatywnego przykładu realizacji wynalazku, fig, 13 - sieć działań podprogramu oceny słowa synchronizacji według trzeciego

174 139 alternatywnego przykładu realizacji wynalazku, fig. 14 - schemat oprogramowania układowego pamięci stałej do sterowania odbiornika transmisji danych według czwartego alternatywnego przykładu realizacji przedmiotowego wynalazku, fig. 15 - sieć działań podprogramu oceny słowa synchronizacji według trzeciego alternatywnego przykładu realizacji wynalazku, natomiast fig. 16 przedstawia kontynuację sieci działań podprogramu oceny słowa synchronizacji z fig. 15.

Jak pokazano na fig. 1, elektryczny schemat blokowy odbiornika 100 transmisji danych z przełączanym odbiorem zbiorczym zawiera pierwsze i drugie wejście antenowe 102,104, których czułości są zdekorelowane względem sygnału radiowego. Wejścia antenowe 102, 104 pierwsze i drugie są sprężone z przełącznikiem antenowym 106 dla wybierania pomiędzy pierwszym a drugim wejściem antenowym 102, 104 jako źródła wspólnego wejścia antenowego 108 sprzężonego z odbiornikiem danych 110. Odbiornik danych 110 zawiera element RSSI (Received Signal Strength Indicator) - poziomu odbieranego sygnału 115, dołączony do mikroprocesora 114, poprzez linię 113, w celu pokazywania poziomu pierwszego odbieranego sygnału.

Linia wyjścia danych 111 odbiornika danych 110 jest dołączona do dekodera 112 w celu dekodowania informacji adresowej odbieranej przez odbiornik danych i jest dołączona do mikroprocesora 114 w celu przetwarzania odebranych komunikatów. Mikroprocesor 114 jest dołączony do dekodera 112 w celu odbierania powiadomienia, kiedy adres zdekodowany przez dekoder 112 pasuje do zaprogramowanego adresu odbiornika transmisji danych 100. Mikroprocesor 114 jest sprzężony z pamięcią stałą ROM 118, przechowującą oprogramowanie układowe systemu operacyjnego, i z pamięcią o dostępie swobodnym RAM 120 przechowującą zmienne operacyjne i innych obliczone wartości. Mikroprocesor 114 jest również dołączony do generatora alarmu 122 w celu wytwarzania alarmu akustycznego lub sensorowego w odpowiedzi na odebrany komunikat. Mikroprocesor 114 jest również dołączony do wyświetlacza 124, np. wyświetlacza ciekłokrystalicznego, w celu wyświetlania odebranego komunikatu oraz do sekcji sterowania 126 zawierającej przyciski i pokrętła sterowania służące do sterowania przez użytkownika odbiornikiem transmisji danych 100. Ponadto mikroprocesor 114jest połączony z przełącznikiem antenowym 106 przez linię 116 sterowania przełącznika w celu sterowania przełącznika antenowego 106, aby wybierać pomiędzy pierwszym a drugim wejściem antenowym 102,104 według korzystnego przykładu realizacji przedmiotowego wynalazku.

Mikroprocesor 114 jest mikrosterownikem MC68HCL05C8, mogącym również realizować zadania dekodera 112 w znany sposób. Należy również zauważyć, że pamięć RAM 120 i pamięć ROM 118 mogą być wykonane jako ciągła część mikroprocesora 114. Należy ponadto zauważyć, że inne podobne urządzenia mogą być zastosowane bez odchodzenia od istoty przedmiotowego wynalazku. Przełącznik antenowy 106 jest znany, np. z katalogu Pin Diode Designer's Handbook and Catalog opublikowanym w 1982 przez Unitrode Corporation of Watertown, MA, s. 89 - 99.

Jak pokazano na fig. 2, schemat oprogramowania układowego 200 dla pamięci ROM 118 przedstawiający elementy oprogramowania układowego, zaprogramowane do sterowania odbiornika transmiji danych 100 według korzystnego przykładu realizacji wynalazku, zawiera główny element 202 oprogramowania układowego do sterowania odbioru zbiorczego. Działanie elementu głównego 202 i innych elementów oprogramowania układowego związanych z działaniem odbioru zbiorczego w odbiorniku transmisji danych 100 opisano szczegółowo poniżej. Pozostałe elementy schematu oprogramowania układowego 200 opisane są skrótowo w następnym akapicie.

Schemat oprogramowania układowego 200 zawiera ponadto element 1 do sterowania przełącznika antenowego 106 i element 2 do zliczania błędów podczas transmisji słowa synchronizacji, które zostanie opisane poniżej. Schemat oprogramowania układowego 200 zawiera również element 3 do wybierania pomiędzy pierwszym a drugim wejściem antenowym 102, 104, aby było ono ciągłym źródłem sygnału radiowego przy zakończeniu słowa synchronizacji 304, oraz element 4 do wybierania ciągłego źródła podczas transmisji pakietu informacji, co zostanie opisane poniżej. W schemacie 200 oprogramowania układowego

174 139 zawarty jest również element 10 do wybierania przejściowego źródła sygnału radiowego podczas odbioru pierwszej i drugiej części słowa synchronizacji 304 oraz element 11 do wybierania ciągłego źródła w odpowiedzi na naliczenia błędnych bitów określone podczas odbioru pierwszej i drugiej części słowa synchronizacji 304. Ponadto zastosowany jest element 12 do wybierania ciągłego źródła w odpowiedzi na pomiary poziomu odbieranego sygnału i element 16 do zliczania błędnych bitów podczas transmisji pierwszej i drugiej części nagłówka. Ponadto element 17 wybiera ciągłe źródło w oparciu o zliczanie błędnych bitów podczas transmisji nagłówka, a element 18 oblicza aktualną stopę błędnych bitów i wybiera ciągłe źródło w oparciu o tę aktualną stopę błędnych bitów. Działanie elementów 1,2,3,4, 10,1112,16,17 i 18 jest opisane w pełni na podstawie sieci działań omówionych poniżej.

Na figurze 3 przedstawiono schemat synchronizacji formatu kodowania transmisji danych według korzystnego przykładu realizacji przedmiotowego wynalazku. Przedstawiony format kodowania jest znanym formatem kodowania POCSAG (Post Office Code Standardization Advisory Group). Przedstawione wartości czasowe są reprezentatywne dla formatu kodowania POCSAG przy pracy z prędkością 2400 bitów na sekundę (b/s).

Format POCSAG 2400 b/s rozpoczyna się nagłówkiem 302 zawierającym 576 bitów w układzie na przemian jedynka i zero, przy czym nagłówek ten trwa 0,24 s. Po nagłówku 302 następuje 32-bitowe słowo synchronizacji 304, posiadające uprzednio określoną unikatowo kombinację bitów niedozwolony nigdzie indziej w formacie POCSAG. Po słowie synchronizacji 304 następuje pierwszy pakiet informacji 306 zawierający 512 bitów. Słowo synchronizacji 304 i pierwszy pakiet informacji potrzebują razem 0,2267 s dla transmisji. Po pierwszym pakiecie informacji 306 następuje następne słowo synchronizacji 304, a potem drugi pakiet informacji 306. Format POCSAG kontynuuje powtarzanie słowa synchronizacji 304, po którym następuje pakiet informacji, aż trzydziesty pakiet informacji 306 zakończy jedną sekwencję POCSAG 320 trwającą 7,04 s. Potem następuje nowa sekwencja zawierająca nagłówek 302, słowo synchronizacji 304, pakiet informacji 306 itd., dopóki nadawana jest informacja.

Kluczową właściwością formatu POCSAG, który jest wykorzystywany przez korzystny przykład realizacji odbiornika transmisji danych 100 według wynalazku jest przewidywalnie powtarzalna charakterystyka słowa synchronizacji 304. Ponieważ słowo synchronizacji 304 ma znaną określoną kombinację bitów, odbiornik transmisji danych 100 może porównywać tę znaną, uprzednio określoną kombinację bitów z bitami danych odbieranymi podczas transmisji słowa synchronizacji 304 i może następnie przeprowadzić natychmiastową ocenę błędów w bitach danych odebranych podczas słowa synchronizacji 304. Ponadto kombinacja następujących na przemian po sobie jedynek i zer w nagłówku 302 może być porównywana w stosunku do odebranych bitów danych nagłówka, aby przeprowadzić podobną natychmiastową ocenę błędów w bitach danych odebranych podczas nagłówka 302. Chociaż format kodowania POCSAG jest przykładem formatu, który dobrze spełnia swoją rolę w rozwiązaniu według wynalazku, należy zauważyć, że inne formaty kodowania posiadające powtarzające się, z góry określone rozkłady bitów, mogą być równie dobrze używane bez odchodzenia od istoty przedmiotowego wynalazku.

Jak pokazano na fig. 4, działania głównego programu 400, odpowiadającego głównemu elementowi 202 oprogramowania układowego, zawierającemu sposób odbioru zbiorczego według korzystnego przykładu realizacji przedmiotowego wynalazku rozpoczyna się od początkowego wykrycia 402 sygnału radiowego. W odpowiedzi mikroprocesor 114 wykonuje 404 podprogram oceny nagłówka, opisany poniżej, aby określić wejście antenowe, które ma być używane podczas transmisji nagłówka 302. Kiedy mikroprocesor 114 powróci 406 z podprogramu oceny nagłówka, wówczas mikroprocesor 114 wykrywa 408 początek słowa synchronizacji 304, a następnie realizuje 410 podprogram oceny słowa synchronizacji, opisany poniżej, aby określić wejście antenowe, które ma być używane podczas i po odbiorze słowa synchronizacji 304.

Gdy mikroprocesor 114 powróci 412 z podprogramu oceny słowa synchronizacji, wówczas mikroprocesor 114 sprawdza 413 czy informacje RSSI uzyskane podczas podprogramu oceny słowa synchronizacji są sprzeczne z uzyskanymi wraz z nimi informacjami o

174 139 naliczeniu błędnych bitów. Dokładniej mówiąc, mikroprocesor 114 określa czy wejście antenowe 102,104, które daje mniejszą, tzn. lepszą liczbą błędnych bitów, jest tym samym wejściem antenowym 102,104, które dało mniejszą, tzn. gorszą wartość pakietu informacji RSSI. Jeżeli nie ma konfliktu, wówczas mikroprocesor 114 realizuje 414 podprogram oceny pakietu informacji, opisany poniżej, który polega na okresowych pomiarach pakietu informacji RSSI, i określa wejście antenowe 102,104 do używania przez cały pakiet informacji 306. Kiedy mikroprocesor 114 powróci 416 z podprogramu 700 oceny pakietu informacji, działanie przechodzi do etapu 418. Z drugiej strony, jeśli w etapie 413 mikroprocesor 114 stwierdzi, że występuje konflikt pomiędzy pakietem informacji RSSI a informacją o liczbie błędnych bitów, wówczas mikroprocesor 114 przeskakuje podprogram 700 oceny pakietu informacji i przechodzi bezpośrednio do etapu 418.

Sprawdzenie wykonane w etapie 413 korzystnie poprawia wybór wejścia antenowego w sytuacji, kiedy występuje sygnał zakłócający odbierany z poziomem sygnału podstawowego na jednym z wejść antenowych 102, 104, ale nie na obu. W takiej sytuacji sam sygnał zakłócający może wytwarzać silniejszą wartość pakietu informacji RSSl na wejściu antenowym 102, 104, na którym sygnał zakłócający może również powodować większą liczbę błędnych bitów. Lepszym wyborem wejścia antenowego w tej sytuacji oczywiście jest wejście antenowe 102,104 o mniejszej liczbie błędnych bitów, a nie wejścia antenowe 102,104 o większej wartości pakietu informacji RSSI.

W etapie 418 mikroprocesor 114 określa czy właśnie transmitowany pakiet informacji 306 jest ostatnim pakietem informacji 306 sekwencji POCSAG 320. Jeśli nie, wówczas mikroprocesor 114 powraca do etapu 408, by obrabiać inne słowo synchronizacji 304 i pakiet informacji 306. Jeżeli z drugiej strony w etapie 418 mikroprocesor 114 stwierdzi, że właśnie oceniany pakiet informacji 306jest ostatnim pakietem informacji 306 sekwencji POCSAG 320, wówczas mikroprocesor 114 oczekuje 420 na następny nagłówek 302 i potem powraca do etapu 404, aby obrabiać następną sekwencję POCSAG 320.

Jak pokazano na fig. 5, schemat blokowy działania podprogramu 500 oceny nagłówka zawierającego sposób odbioru zbiorczego w odbiorniku transmisji danych 100, według korzystnego przykładu realizacji wynalazku, rozpoczyna się od wysterowania 502 przez mikroprocesor 114 przełącznika antenowego 106, aby wybrać pierwsze wejście antenowe 102 jako przejściowe źródło sygnału radiowego dla odbiornika danych 110. Następnie mikroprocesor 114 nadzoruje 504 pierwszą część, np. 32 nity nagłówka 302, aby otrzymać i zapisać w pamięci pierwsze naliczenie błędnych bitów nagłówka. Następnie mikroprocesor 114 nadzoruje 508 drugą część, np. pozostałe 32 bity nagłówka 302, aby otrzymać i zapisać w pamięci drugie naliczenie błędnych bitów.

W etapie 510 mikroprocesor 114 określa czy pierwsze naliczenie błędnych bitów nagłówka jest mniejsze lub równe drugiemu naliczeniu błędnych bitów. Jeśli tak, mikroprocesor 114 steruje 512 przełącznik antenowy 106, aby wybrać pierwsze wejście antenowe 102 jako ciągłe źródło sygnału radiowego. Jeśli nie, mikroprocesor 114 steruje 514 przełącznik antenowy 106, aby wybrać drugie wejście antenowe 104 jako ciągłe źródło sygnału radiowego. W każdym przypadku mikroprocesor 114 kontynuuje potem nadzorowanie 516 nagłówka 302, aby otrzymywać aktualną liczbę błędnych bitów, np. liczbę błędnych bitów dla każdych 32 bitów nagłówka 302. Równocześnie z etapem 516 mikroprocesor 114 sprawdza 518 każdą aktualną liczbę błędnych bitów, aby zobaczyć czy wystąpił więcej niż jeden błędny bit. Jeśli nie, mikroprocesor 114 po prostu przechodzi do etapu 522. Jeśli wystąpił więcej niż jeden błędny bit, mikroprocesor 114 steruje 520 przełącznik antenowy 106, aby wybrać alternatywne wejście antenowe jako ciągłe źródło sygnału radiowego, tzn. mikroprocesor 114 wybiera pierwsze wejście antenowe 102, jeśli aktualnie wybrane jest drugie wejście antenowe 104 i vice versa. Następnie mikroprocesor 114 przechodzi do etapu 522. W etapie 522 mikroprocesor 114 sprawdza czy nagłówek 302 został zakończony. Jeśli nie, działanie powraca do etapu 516, aby kontynuować nadzorowanie nagłówka 302. Jeśli nagłówek 302 jest zakończony, działanie powraca 524 do głównego programu 400 w etapie 406 (fig. 4). Elementy oprogramowania układowego sterujące podprogram oceny nagłówka 500,

174 139 według korzystnego przykładu realizacji wynalazku, zawierają elementy 1, 2, 16, 17 i 18 schematu oprogramowania układowego 200.

Jak pokazano na fig. 6, sieć działań podprogramu 600 oceny słowa synchronizacji, zawierającego sposób odbioru zbiorczego, według, korzystnego przykładu realizacji wynalazku rozpoczyna się od sterowania 602 przez mikroprocesor 114 przełącznika antenowego 106, aby wybrać pierwsze wejście antenowe 102. Następnie mikroprocesor 114 kontroluje 604 pierwszą część, np. pierwsze 15 bitów, słowa synchronizacji 304, aby otrzymać i zapisać w pamięci pierwsze naliczenie błędów bitów synchronizacji. Następnie mikroprocesor 114 kontroluje 606 element RSSI115 i zapisuje w pamięci pierwszy poziom sygnału synchronizacji. Następnie mikroprocesor 114 steruje 608 przełącznik antenowy 106, aby wybrać drugie wejście antenowe 104. Następnie mikroprocesor 114 kontroluje 610 drugą część, np. drugie 15 bitów, słowa synchronizacji 304, aby otrzymać i zapisać w pamięci drugie naliczenie błędnych bitów synchronizacji. Następnie mikroprocesor 114 kontroluje 612 element RSSI 115 i zapisuje w pamięci drugi poziom sygnału synchronizacji. W etapie 614 mikroprocesor 114 sprawdza czy pierwsze naliczenie błędnych bitów synchronizacji jest mniejsza niż drugie naliczenie błędnych bitów synchronizacji. Jeśli tak, mikroprocesor 114 steruje 616 przełącznik antenowy 106, aby wybrać pierwsze wejście antenowe 102 jako ciągłe wejście sygnału radiowego, a następnie powraca 628 do głównego programu 400 w etapie 412 (fig. 4). Jeśli nie, mikroprocesor 114 sprawdza 618 czy pierwsze naliczenie błędnych bitów synchronizacji jest większa niż drugie naliczenie błędnych bitów synchronizacji. Jeśli tak, mikroprocesor 114 steruje 620 przełącznik antenowy 106, aby wybrać drugie wejście antenowe 104 jako ciągłe źródło sygnału radiowego, a następnie powraca 628 do głównego programu 400 w etapie 412.

Jeśli jednak w etapie 618 mikroprocesor 114 stwierdzi, że pierwsze naliczenie błędnych bitów synchronizacji nie jest większa niż druga, tzn. są one sobie równe, wówczas działanie przechodzi do etapu 622, gdzie mikroprocesor 114 sprawdza czy pierwszy poziom sygnału synchronizacji jest większy lub równy drugiemu poziomowi sygnału synchronizacji. Jeśli tak, mikroprocesor 114 steruje 624 przełącznik antenowy 106, aby wybrać pierwsze wejście antenowe 102 jako ciągłe źródło sygnału radiowego, a następnie powraca 628 do głównego programu 400 w etapie 412 (fig. 4). Jeśli w etapie 622 pierwszy poziom sygnału synchronizacji nie jest większy lub równy drugiemu poziomowi sygnału synchronizacji, mikroprocesor 114 steruje 626 przełącznik antenowy 106, aby wybrać drugie wejście antenowe 104 jako ciągłe źródło sygnału radiowego, a następnie powraca 628 do głównego programu 400 w etapie 412. Elementy oprogramowania układowego sterujące podprogram 600 oceny słowa synchronizacji, według korzystnego przykładu realizacji wynalazku zawierają elementy 1,2, 3,10,11 i 12 schematu 200 oprogramowania układowego.

Podprogram 600 oceny słowa synchronizacji, według korzystnego przykładu realizacji wynalazku, realizuje szybki sposób (tzn. raz na 0,2267 s przy szybkości transmisji 2400 b/s POCSAG) wybierania pomiędzy pierwszym a drugim wejściem antenowym 102, 104, by stanowiło ono ciągłe źródło sygnału radiowego dla pakietu informacji 306. Wybór oparty jest na odebranych naliczeniach błędnych bitów dla słowa synchronizacji 304 odebranego z pierwszego i drugiego wejścia antenowego 102,104 podczas transmisji słowa synchronizacji 304 bezpośrednio przed oddziaływaniem wyboru na pakiet informacji 306. Bliskość słowa synchronizacji 304 w stosunku do pakietu informacji 306, na którą ma wpływ ten wybór, zapewnia, że wejście antenowe 102, 104 wybrane dla pakietu informacji 306 może być rozsądnie wybrane tak, aby miało mniejszą liczbę błędów z dwóch wejść antenowych 102, 104 podczas transmisji pakietu informacji 306.

Jak pokazano na fig. 7, sieć działań podprogramu oceny pakietu informacji 700 przedstawiająca sposób zbiorczego odbioru, według wynalazku, rozpoczyna się od okresowego kontrolowania 702 przez mikroprocesor 114 elementu RSSI 115, np. raz na słowo kodowe, podczas pozostałej części pakietu informacji następującej po odbiorze słowa synchronizacji 304. Równocześnie z każdym interwałem kontrolowania w etapie 704 mikroprocesor 114 sprawdza czy pakiet informacji RSSI spadł poniżej uprzednio określonego progu przełączania. Jeśli tak, mikroprocesor 114 steruje 624 przełącznik antenowy

106, aby wybrać alternatywne wejście antenowe jako ciągłe źródło sygnału radiowego, a następnie sprawdza 708 czy pakiet informacji został zakończony. Jeśli w etapie 704 pakiet informacji RSSI nie spadnie poniżej określonego progu przełączania, mikroprocesor 114 po prostu sprawdza 708 czy pakiet informacji został zakończony. Jeśli w etapie 708 pakiet informacji nie został zakończony działanie powraca do etapu 702, by kontynuować kontrolowanie pakietu informacji RSSI. Jeśli natomiast w etapie 708 pakiet informacji został zakończony, wówczas mikroprocesor 114 powraca do głównego programu 400 w etapie 416 (fig. 4). Elementy oprogramowania układowego sterujące podprogram 700 oceny nagłówka, według wynalazku, zawierają elementy 1 i 4 schematu 200 oprogramowania układowego.

Przedstawiony na fig. 8 schemat 800 oprogramowania układowego pamięci stałej 118 pokazuje elementy oprogramowania układowego do sterowania odbiornika transmisji danych 100, według pierwszego alternatywnego przykładu realizacji wynalazku. Istotna różnica pomiędzy schematem 800 oprogramowania układowego a schematem 200 oprogramowania układowego, według korzystnego przykładu realizacji wynalazku polega na tym, że schemat 800 oprogramowania układowego zastępuje elementy 16,17 i 18 schematu 200 oprogramowania układowego trzema nowymi elementami oprogramowania układowego. Są to: element 13 poziomu sygnału 1 - 2 nagłówka, element 14 wyboru ciągłego źródła poziomu sygnału 1-2 nagłówka oraz element 15 wyboru ciągłego źródła poziomu sygnału 3 nagłówka. Działanie pierwszego alternatywnego przykładu realizacji, które różni się od działania korzystnego przykładu realizacji, opisane jest poniżej.

Jak pokazano na fig. 9, sieć działań podprogramu 900 oceny nagłówka, obejmująca sposób odbioru zbiorczego, według korzystnego przykładu realizacji wynalazku, rozpoczyna się od sterowania 902 przez mikroprocesor 114 przełącznika antenowego 106, aby wybrać pierwsze wejście antenowe 102. Następnie mikroprocesor 114 kontroluje 904 element RSSI 115 podczas pierwszej części, np. dwóch bitów, nagłówka 302, aby otrzymać i zapisać w pamięci RAM 120 pierwszą wartość poziomu sygnału nagłówka. Następnie mikroprocesor 114 steruje 906 przełącznik antenowy 106, aby wybrać drugie wejście antenowe 104. Następnie mikroprocesor 114 kontroluje 908 element RSSI 115 podczas drugiej części, np. innych dwóch bitów, nagłówka 302, aby otrzymać i zapisać w pamięci RAM 120 drugą wartość poziomu sygnału nagłówka. W etapie 910 mikroprocesor 114 określa czy pierwsza wartość poziomu sygnału nagłówka jest większa lub równa drugiej wartości poziomu sygnału nagłówka. Jeśli tak, mikroprocesor 114 steruje 912 przełącznik antenowy 106, aby wybrać pierwsze wejście antenowe 102 jako ciągłe źródło sygnału radiowego, a następnie przechodzi do etapu 916. Jeśli w etapie 910 pierwsza wartość poziomu sygnału nagłówka nie jest większa Iub równa drugiej wartości poziomu sygnału nagłówka, mikroprocesor 114 steruje 914 przełącznik antenowy 106, aby wybrać drugie wejście antenowe 104 jako ciągłe źródło sygnału radiowego, po czym przechodzi do etapu 916.

W etapie 916 mikroprocesor 114 nadal kontroluje okresowo element RSSI 115, np. co dwa bity, podczas pozostałej części nagłówka 302, aby wykryć spadek poziomu sygnału. Jeśli w etapie 918 mikroprocesor 114 wykryje, że poziom sygnału nagłówka spadł poniżej uprzednio określonego progu przełączania, wówczas mikroprocesor 114 steruje 920 przełącznik antenowy 106, aby wybrać alternatywne wejście antenowe, tzn. wejście antenowe aktualnie nie wybrane, jako ciągłe źródło sygnału radiowego, po czym przechodzi do etapu 922. Jeśli natomiast w etapie 918 mikroprocesor 114 nie stwierdził, że poziom sygnał nagłówka spadł poniżej uprzednio określonego progu przełączania, wówczas mikroprocesor 114 po prostu przechodzi do etapu 922. W etapie 922 mikroprocesor 114 określa, czy nagłówek 302 został zakończony. Jeśli nie, działanie powraca do etapu 916, aby kontynuować kontrolowanie siły sygnału nagłówka. Jeśli nagłówek 302 został zakończony, wówczas działanie powraca 924 do głównego programu 400 w etapie 406 (fig. 4). Elementy oprogramowania układowego sterujące podprogram 900 oceny nagłówka, według pierwszego alternatywnego przykładu realizacji wynalazku, zawierają elementy 113,14 i 15 schematu 800 oprogramowania układowego.

17-4139

Podprogram 900 oceny nagłówka, według pierwszego alternatywnego przykładu realizacji wynalazku, zapewnia szybsze wykrywanie pogarszającego się sygnału niż w przypadku podprogramu 500 oceny nagłówka, według korzystnego przykładu realizacji wynalazku. Dzieje się tak dlatego, że podprogram 900 oceny nagłówka opiera się na wartościach pakietu informacji RSSI, które zwykle reagują na zmiany poziomu sygnału szybciej niż czas potrzebny na przeniesienie pojedynczego bitu. Podprogram 500 oceny nagłówka jest nieco wolniejszy, ponieważ musi zbadać kilka, np. 30, bitów zanim podejmie decyzję. Z drugiej strony podprogram 900 oceny nagłówka również może wybrać złe wejście antenowe 102, 104 w obecności sygnału zakłócającego odbieranego ze znacznym poziomem sygnału na jednym z wejść antenowych 102,104, ale nie na drugim, jak to zostało omówione powyżej przy szczegółowym opisie głównego programu 400 (fig. 4). Z tego powodu podprogram 500 oceny nagłówka jest korzystny, chyba że zastosowanie specjalne wymaga niezwykle szybkiego czasu odpowiedzi zbiorczej podczas transmisji nagłówka 302.

Jak pokazano na fig. 10, schemat 1000 oprogramowania układowego dla pamięci stałej 118 przedstawia elementy oprogramowania układowego do sterowania odbiornika transmisji danych 100, według drugiego alternatywnego przykładu realizacji wynalazku. Istotna różnica pomiędzy schematem 100 oprogramowania układowego a schematem 200 oprogramowania układowego, według korzystnego przykładu realizacji wynalazku polega na tym, że w schemacie 1000 oprogramowania układowego zastąpiono elementy 10,11 i 12 schematu 200 oprogramowania układowego elementem 5 wyboru ciągłego źródła przy wystąpieniu wysokiej liczby błędnych bitów. Poniżej opisane jest działanie drugiego alternatywnego przykładu realizacji, które różni się od działania korzystnego przykładu realizacji.

Jak pokazano na fig. 11, sieć działań podprogramu 1100 oceny słowa synchronizacji w sposobie odbioru zbiorczego, według drugiego alternatywnego przykładu realizacji wynalazku, rozpoczyna się od sterowania 1102 przez mikroproces 114 przełącznika antenowego 106, aby kontynuować wykorzystywanie uprzednio wybranego wejścia antenowego jako przejściowego źródła sygnału radiowego dla następnego słowa synchronizacji 304. Następnie w etapie 1104 mikroprocesor 114 kontroluje słowo synchronizacji 304, aby otrzymać liczbę błędnych bitów. W etapie 1106 mikroprocesor 114 określa czy liczba błędnych bitów jest większa niż jeden. Jeśli tak, mikroprocesor 114 steruje 1108 przełącznik antenowy 106, aby wybrać alternatywne wejście antenowe jako ciągłe źródło sygnału radiowego dla następnej partii informacji 306, po czym powraca 1110 do głównego programu 400 w etapie 412 (fig. 4). Jeśli natomiast w etapie 1106 mikroprocesor 114 stwierdzi, że liczba błędnych bitów nie jest większa niż jeden, wówczas mikroprocesor 114 po prostu powraca 1110 do głównego programu 400 w etapie 412. Elementy oprogramowania układowego sterujące podprogramem 1100 oceny słowa synchronizacji, według drugiego alternatywnego przykładu realizacji wynalazku zawierają elementy 1, 2, 3 i 5 schematu 1000 oprogramowania układowego.

Podprogram 1100 oceny słowa synchronizacji jest znacznie prostszy niż podprogram 600 oceny słowa synchronizacji. Prostota podprogramu 1100 oceny słowa synchronizacji może powodować mniejszy koszt implementacji. Z drugiej strony podprogram 1100 oceny słowa synchronizacji nie dokonuje wyboru wejścia antenowego aż do wystąpienia dwóch błędnych bitów w słowie synchronizacji, a następnie przełącza na alternatywne wejście antenowe, które może być lub nie być lepszym źródłem sygnału radiowego. Z tych powodów podprogram 600 oceny słowa synchronizacji jest korzystny, chyba że problem kosztów zmusi do zastosowania podprogramu 1100 oceny słowa synchronizacji.

Jak pokazano na fig. 12, schemat 1200 oprogramowania układowego pamięci stałej 116 przedstawia elementy oprogramowania układowego do sterowania odbiornika 100 transmisji danych, według trzeciego alternatywnego przykładu realizacji wynalazku. Istotna różnica pomiędzy schematem 1200 oprogramowania układowego z schematem 200 oprogramowania układowego, według korzystnego przykładu realizacji wynalazku, polega na tym, że schemat 1200 oprogramowania układowego zastępuje elementy 10 i 11 schematu 200 oprogramowania układowego elementem 6 wyboru przejściowego źródła odbioru 1-2 i elementem 7 wyboru ciągłego źródła odbioru 1-2. Poniżej opisane jest działanie trzeciego

174 139 alternatywnego przykładu realizacji, które różni się od działania korzystnego przykładu realizacji.

Nawiązując do fig. 13, schemat blokowy działania podprogramu 1300 oceny słowa synchronizacji, zawierającego sposób zbiorczego odbioru w odbiorniku 100 transmisji danych, według trzeciego alternatywnego przykładu realizacji wynalazku, rozpoczyna się od sterowania 1302 przez mikroprocesor 114 przełącznika antenowego 106, aby wybrać aktualne przejściowe wejście antenowe różne od poprzedniego przejściowego wejścia antenowego wybranego dla poprzedniego słowa synchronizacji 304 odbieranego bezpośrednio przed aktualnym słowem synchronizacji 304. Następnie mikroprocesor 114 kontroluje 1304 większość, np. 32 bity, aktualnego słowa synchronizacji 304, aby otrzymać i zapisać w pamięci RAM 120 aktualne naliczenie błędnych bitów synchronizacji. Mikroprocesor 114 odczytuje również i zapisuje 1306 aktualną wartość pakietu informacji RSSI z elementu RSSI 115. W etapie 1308 mikroprocesor 114 sprawdza czy aktualne naliczenie błędnych bitów synchronizacji jest mniejsza niż naliczenie błędnych bitów synchronizacji zapisane dla poprzedniego słowa synchronizacji 304. Jeśli tak, wówczas mikroprocesor 114 steruje 1310 przełącznik antenowy 106, aby wybrać aktualne przejściowe wejście jako ciągłe źródło sygnału radiowego i przechodzi do etapu 1316.

Jeśli w etapie 1308 aktualne naliczenie błędnych bitów synchronizacji nie jest mniejsze niż poprzednie naliczenie błędnych bitów synchronizacji zapisane dla poprzedniego słowa synchronizacji 304, wówczas mikroprocesor 114 sprawdza w etapie 1312 czy aktualne naliczenie błędnych bitów synchronizacji jest większe niż poprzednie naliczenie błędnych bitów synchronizacji zapisane dla poprzedniego słowa synchronizacji 304. Jeśli tak, wówczas mikroprocesor 114 steruje 1314 przełącznik antenowy 106, aby wybrać poprzednie przejściowe wejście antenowe jako ciągłe źródło sygnału radiowego i przechodzi do etapu 1316. Jeśli w etapie 1312 aktualne naliczenie błędnych bitów synchronizacji nie jest większe niż poprzednie naliczenie błędnych bitów synchronizacji zapisane dla poprzedniego słowa synchronizacji 304, wówczas mikroprocesor 114 sprawdza w etapie 1318 czy aktualna wartość pakietu informacji RSSI jest większa niż lub równa poprzedniej wartości pakietu informacji RSSI zapisanej dla poprzedniego słowa synchronizacji 304. Jeśli tak, mikroprocesor 114 steruje 1320 przełącznik antenowy 106, aby wybrać aktualne przejściowe wejście antenowe jako ciągłe źródło sygnału radiowego i przechodzi do etapu 1316.

Jeśli w etapie 1318 aktualna wartość pakietu informacji RSSI nie jest większa lub równa poprzedniej wartości pakietu informacji RSSI, wówczas mikroprocesor 114 steruje 1322 przełącznik antenowy 106, aby wybrać poprzednie przejściowe wejście antenowe jako ciągłe źródło sygnału radiowego i przechodzi do etapu 1316. W etapie 1316 mikroprocesor 114 zastępuje w pamięci RAM 120 poprzednie wartości, dla przejściowego wejścia antenowego, naliczeń błędnych bitów synchronizacji i pakietu informacji RSSI odpowiednimi aktualnymi wartościami. Działanie powraca następnie do głównego programu 400 (fig. 4) w etapie 412. Elementy oprogramowania układowego sterujące podprogram 1300 oceny słowa synchronizacji, według trzeciego alternatywnego przykładu realizacji wynalazku, zawierają elementy 1, 2, 3, 6, 7 i 12 schematu 1200 oprogramowania układowego.

Podprogram 1300 oceny słowa synchronizacji, według trzeciego alternatywnego przykładu realizacji wynalazku, ma tę zaletę, że określa i porównuje naliczenia błędnych bitów dla prawie podwójnej liczby bitów w stosunku do sprawdzanych w podprogramie 600 oceny słowa synchronizacji. Porównanie to jest więc nieco bardziej odporne na niewłaściwy wybór anteny spowodowany np. pojedynczym impulsem szumów. Podprogram 1300 oceny słowa synchronizacji dokonuje swego wyboru jednak w oparciu o błędy zliczone w dłuższym czasie, a więc jest prawdopodobnie mniej niezawodny niż podprogram 600 oceny słowa synchronizacji jako środek wybierania lepszego wejścia antenowego w zmieniającym się środowisku wielotorowym.

Nawiązując do fig. 14, schemat 1400 oprogramowania układowego pamięci stałej 118 przedstawia elementy oprogramowania układowego do sterowania odbiornika 100 transmisji danych, według czwartego alternatywnego przykładu realizacji wynalazku. Istotna różnica pomiędzy schematem 1400 oprogramowania układowego a schematem 200 oprogramowania układowego, według korzystnego przykładu realizacji wynalazku, polega na tym, że schemat 1400 oprogramowania układowego zastępuje elementy 10 i 11 schematu 200 oprogramowania układowego przez element 8 wyboru wielotorowego źródła przejściowego i element 9 wyboru wielotorowego źródła ciągłego. Poniżej opisane jest działanie czwartego alternatywnego przykładu realizacji, które różni się od działania korzystnego przykładu realizacji.

Nawiązując do fig. 15 i 16, blokowy schemat działania podprogramu 1500 oceny słowa synchronizacji, obejmujący sposób zbiorczego odbioru, według czwartego alternatywnego przykładu realizacji wynalazku, rozpoczyna się od sprawdzenia 1502 przez mikroprocesor 114 czy stan licznika przejść P jest w zakresie pomiędzy jedynką a określoną parzystą graniczną liczbą przejść PMAX. Jeśli nie, mikroprocesor 114 ustawia treść licznika P 1504 na jedynkę i steruje 1506 przełącznik antenowy 106, by wybrać pierwsze wejście antenowe 102 jako przejściowe źródło sygnału radiowego podczas transmisji słowa synchronizacji 304, po czym działanie przechodzi do etapu 1512.

Jeśli z drugiej strony w etapie 1502 treść licznika P jest w zakresie od 1 do PMAX, wówczas mikroprocesor 114 sprawdza 1508 czy poprzednie wejście antenowe 102, 104 używane podczas transmisji poprzedniego słowa synchronizacji 304 bezpośrednio przed aktualnym słowem synchronizacji 304 było pierwszym wejściem antenowym 102. Jeśli nie, mikroprocesor 114 steruje 1506 przełącznik antenowy 106, aby wybrać pierwsze wejście antenowe 102 jako źródło przejściowe, po czym działanie przechodzi do etapu 1512. Jeśli w etapie 1508 poprzednim wejściem antenowym 102,104 było pierwsze wejście antenowe 102, wówczas mikroprocesor 114 steruje 1510 przełącznik antenowy 106, aby wybrać drugie wejście antenowe 104 jako źródło przejściowe, po czym działanie przechodzi do etapu 1512. W etapie 1512 mikroprocesor 114 sprawdza słowo synchronizacji 304, aby otrzymać aktualne naliczenie błędnych bitów synchronizacji dla aktualnego słowa synchronizacji 304. Następnie mikroprocesor 114 kontroluje 1514 element RSSI 115 i odczytuje aktualną wartość pakietu informacji RSSI. Następnie mikroprocesor 114 zapisuje 1516 aktualne naliczenie błędnych bitów synchronizacji i aktualną wartość pakietu informacji RSSI w komórkach przeznaczonych dla naliczeń błędnych bitów synchronizacji i dla aktualnej wartości pakietu informacji RSSI odpowiadających P-temu przejściu w pamięci RAM 120. Następnie mikroprocesor 114 inkrementuje 1518 wartość P01 i zapisuje uzyskaną nową wartość w pamięci RAM 120. Następnie mikroprocesor 114 sprawdza 1520 czy P przekracza teraz PMAX. Jeśli nie, mikroprocesor 114 utrzymuje 1521 stosowanie poprzednio wybranego wejścia antenowego 102 jako ciągłego źródła 104 dla pakietu informacji 306 po zakończeniu aktualnego słowa synchronizacji 304, a następnie działanie powraca 1522 do głównego programu 400 (fig. 4) w etapie 412.

Jeśli natomiast w etapie 1520 mikroprocesor 114 stwierdzi, że P przekracza teraz PMAX, wówczas mikroprocesor 114 oblicza 1524 pierwszą naliczenie błędnych bitów synchronizacji jako sumę naliczeń błędnych bitów synchronizacji zapisanych w komórkach przeznaczonych dla naliczeń błędnych bitów synchronizacji odpowiadających nieparzystym wartościom P w pamięci RAM 120. Następnie mikroprocesor 114 oblicza 1526 drugie naliczenie błędnych bitów synchronizacji jako sumę naliczeń błędnych bitów synchronizacji w komórkach przeznaczonych dla naliczeń błędnych bitów synchronizacji odpowiadających parzystym wartościom P w pamięci RAM 120. Następnie mikroprocesor 114 oblicza 1528 pierwszy poziom sygnału synchronizacji jako średnią z wartości pakietu informacji RSSI zapisanych w komórkach przeznaczonych dla wartości pakietu informacji RSSI odpowiadających nieparzystym wartościom P w pamięci RAM 120. Następnie mikroprocesor 114 oblicza 1530 drugi poziom sygnału synchronizacji jako średnią z wartości pakietu informacji RSSI zapisanych w komórkach przeznaczonych dla wartości pakietu informacji RSSI odpowiadających parzystym wartościom P w pamięci RAM 120. Potem działanie przechodzi do etapu 1614 (fig. 16).

W etapie 1614 mikroprocesor 114 sprawdza czy pierwsze naliczenie błędnych bitów synchronizacji jest mniejsze niż drugie naliczenie błędnych bitów synchronizacji. Jeśli tak,

174 139 mikroprocesor 114 steruje 1616 przełącznik antenowy 106, aby wybrać pierwsze wejście antenowe 102 jako ciągłe źródło sygnału radiowego, a następnie powraca 1628 do głównego programu 400 w etapie 412 (fig. 4). Jeśli w etapie 1614 pierwsze naliczenie błędnych bitów synchronizacji nie jest mniejsze niż drugie naliczenie błędnych bitów synchronizacji, wówczas mikroprocesor 114 sprawdza 1618 czy pierwsze naliczenie błędnych bitów synchronizacji jest większe niż drugie naliczenie błędnych bitów synchronizacji. Jeśli tak, wówczas mikroprocesor 114 steruje 1620 przełącznik antenowy 106, aby wybrać drugie wejście antenowe 104 jako ciągłe źródło sygnału radiowego, a następnie powraca 1628 do głównego programu 400 w etapie 412.

Jeśli jednak w etapie 1618 mikroprocesor 114 stwierdzi, że pierwsze naliczenie błędnych bitów synchronizacji nie jest większa niż drugie, tzn. są one sobie równe, wówczas działanie przechodzi do etapu 1622, gdzie mikroprocesor 114 sprawdza czy pierwszy poziom sygnału synchronizacji jest większy lub równy drugiemu poziomowi sygnału synchronizacji. Jeśli tak, wówczas mikroprocesor 114 steruje 1624 przełącznik antenowy 106, aby wybrać pierwsze wejście antenowe 102 jako ciągłe źródło sygnału radiowego, a następnie powraca 1628 do głównego programu 400 w etapie 412 (fig. 4). Jeśli w etapie 1622 pierwszy poziom sygnału synchronizacji nie jest większy lub równy drugiemu poziomowi sygnału synchronizacji, wówczas mikroprocesor 114 steruje 1626 przełącznik antenowy 106, aby wybrać drugie wejście antenowe 104 jako ciągłe źródło sygnału radiowego, a następnie powraca 1628 do głównego programu 400 w etapie 412. Elementy oprogramowania sterujące podprogram 1500 oceny słowa synchronizacji, według czwartego alternatywnego przykładu realizacji wynalazku, zawierają elementy 1, 2, 3, 8, 9 i 12 schematu 1400 oprogramowania układowego.

Podobnie jak podprogram 1300 oceny słowa synchronizacji, według trzeciego alternatywnego przykładu realizacji wynalazku, podprogram 1500 oceny słowa synchronizacji, według czwartego alternatywnego przykładu realizacji wynalazku ma zaletę określania i porównywania liczb błędnych bitów dla znacznie większej liczby bitów niż sprawdzane w podprogramie 600 oceny słowa synchronizacji. Na skutek tego porównanie jest znacznie bardziej odporne na niewłaściwy wybór anteny w wyniku działania np. pojedynczego impulsu szumów. Jednakże podprogram 1500 oceny słowa synchronizacji dokonuje swego wyboru w oparciu o błędne bity zliczone w znacznie dłuższym czasie, a więc jest prawdopodobnie mniej niezawodny niż podprogram 600 oceny słowa synchronizacji jako środek wybierania najlepszego wejścia antenowego w wielotorowym środowisku podlegającym gwałtownym zmianom. Przykładem zastosowania, w którym podprogram 1500 oceny słowa synchronizacji może pracować bardzo dobrze, jest zastosowanie w transmisji setelitarnej, mającej powoli zmieniające się środowisko wielotorowe, np. kilka sekund pomiędzy zmianami najlepszego wejścia antenowego. Podprogram 1500 oceny słowa synchronizacji byłby nawet lepszy dla takiego zastosowania, gdyby źródłem zakłóceń w takim zastosowaniu były krótkie impulsy szumów, np. trwające 1 milisekundę lub krócej. Wpływ takich impulsów szumów byłby uśredniany w znacznie dłuższym czasie zliczania błędnych impulsów, co prowadziłoby do wybrania wejścia antenowego lepiej działającego w długim czasie.

174 139

^302	'304 '304 '304 ^304 1^306 1 ^-306 ( ^-306 ^302 fi^306
NAGŁÓWEK	(PARTIA IN FORMACJI	, PARTIA IN- Ił l 1 1 FORMACJI 2,1 > \	I PARTIA IN- FORMACJI 30	NAGŁÓWEK	I PARTIA IN-Y \| FORMACJI 1 )
0.240 -«a-	0,2267 S	7)04 s 320 -L-Ρ».	FIG. 3

[ POCZĄTKOWE ROZ- | χ- I POZNANIE SYG- V I NAŁU RADIOWEGO I

402

FIG. 4

400

404

MIKROPROCESOR REALIZUJE PODPROGRAM OCENY NAGŁÓWKA

-406

MIKROPROCESOR POWRACA Z PODPROGRAMU OCENY NAGŁÓWKA

408

MIKROPROCESOR WYKRYWA POCZĄTEK SŁOWA SYNCHRONIZACJI

Z*....... ' ........ ' ' X

MIKROPROCESOR REALIZUJE PODPROGRAM OCENY SŁOWA SYNCHRONIZACJI^-

410 fi

412

MIKROPROCESOR POWRACA Z PODPROGRAMU OCENY SŁOWA SYNCHRONIZACJI

,IKT INFORMACJI, SI Z INFORMACJĄ*

413

418

*0

414

MIKROPROCESOR REAŁITAK_ZUJE PODPROGRAM OCE

NY PARTII INFORMACJI *Θ

416

MIKROPROCESOR CA Z PODPROGRAMU NY PARTII INFORMACJI ^powĄ/T\

MU OCE-I** \ ' 1

MACJI 1

MIKROPROCESOR STE RUJE PRZEŁĄCZNIKIEM ANTENOWYM CELU WYBRANIA PIERWSZEGO WEJŚCIA ANTENOWEGO

502 Γ ’ V-⁵¹⁶

MIKROPROCESOR KONTROLUJE RESZTĘ NAGŁÓWKA W CELU OTRZYMANIA AKTUALNEJ LICZBY BŁĘDNYCH BITÓW DLA KAŻDYCH 32 BITÓW NAGŁÓWKA

MIKROPROCESOR STERUJE PRZEŁĄCZNIKIEM ANTENO WYM, BY WYBRAĆ DRUGIE WEJŚCIE ANTENOWE JAKO ŹRÓDŁO CIĄGŁE

FIG. 5

174 139

612

MIKROPROCESOR STERUJE PRZEŁĄCZNIKIEM ANTENOWYM, BY

WYBRAĆ PIERWSZE WEJŚCIE ANTENOWE fMIKROPROCESOR KONTROLUJE PIERWSZĄ^{* 1}

I CZĘŚĆ SŁOWA SYNCHRONIZACJI, BY OTRZY-1 I MAĆ I ZAPISAĆ W PAMIĘCI PIERWSZĄ (LICZBĘ BŁĘDNYCH BITÓW SYNCHRONIZACJI

MIKROPROCESOR KONTROLUJE RSSI I ZAPISUJE W PAMIĘCI PIERWSZĄ SIŁĘ SYGNAŁU SYNCHRONIZACJI

MIKROPROCESOR STERUJE PRZEŁĄCZNIKIEM ANTENOWYM, BY WYBRAĆ DRUGIE WEJŚCIE ANTENOWE

MIKROPROCESOR KONTROLUJE DRUGĄ SŁOWA SYNCHRONIZACJI, BY OTRZYMAĆ

I ZAPISAĆ W PAMIĘCI DRUGĄ LICZBĘ BŁĘDNYCH BITÓW SYNCHRONIZACJI

MIKROPROCESOR STERUJE PRZEŁĄCZNIKIEM ANTENOWYM, BY WYBRAĆ DRUGIE WEJŚCIE ANTENOWE JAKO ŹRÓDŁO CIĄGŁE

MIKROPROCESOR KONTROLUJE RSSI I ZAPISUJE W PAMIĘCI DRUGĄ

SIŁĘ SYGNAŁU SYNCHRONIZACJI

POWRÓT

TAK

616

MIKROPROCESOR STERUJE PRZEŁĄCZNIKIEM ANTENO WYM, BY WYBRAĆ PIERW SZE WEJŚCIE ANTENOWE jako Źródło ciągłe (El

O-J

U-1

600

FIG. 6 .LICZBA BŁĘDNYCH. 'BITÓW JEST WIĘK-

-620

174 139

GŁÓWNY ELEMENT OPROGRAMOWANIA UKŁADOWEGO

STEROWANIE PRZEŁĄCZNIKA ANTENOWEGO

LICZBA BŁĘDNYCH BITÓW SYNCHRONIZACJI

WYBÓR CIĄGŁEGO ŹRÓDŁA PRZY KOŃCU SYNCHRONIZACJI

WYBÓR CIĄGŁEGO ŹRÓDŁA PARTII INFORMACJI

WYBÓR PRZEJŚCIOWEGO ŹRÓDŁA

SYSTEMU WIELODROGOWEGO

WYBÓR CIĄGŁEGO ŹRÓDŁA

SYSTEMU WIELODROGOWEGO

WYBÓR NA PODSTAWIE SIŁY SYGNAŁU PRZY . RÓWNYCH LICZBACH BŁĘDNYCH BITÓW .

FIG. 14

1400

LICZBA BŁĘDNYCH BITÓW NAGŁÓWKA

Wybór ciągłego źródła na podstawie^-

LICZBY BŁĘDNYCH BITÓW NAGŁÓWKA

WYBÓR NA PODSTAWIE BIEŻĄCEJ STOPY BŁĘDÓW NAGŁÓWKA

700

FIG. 7 ( ^POWRÓT ) ~Q

TAK

174 139

-902

MIKROPROCESOR STERUJE PRZEŁĄCZNIKIEM ANTENOWYM, BY WYBRAĆ PIERWANTENOWE

MIKROPROCESOR OKRESOWO KONTROLUJE RSSI PODCZAS RESZTY NAGŁÓWKA, BY WYKRYĆ SPADEK SIŁY SYGNAŁU

TENOWYM, BY WYBRAĆ DRUj I GIE WEJŚCIE ANTENOWE

MIKROPROCESOR STERUJE PRZEŁĄCZNIKIEM ANTENOWYM, BY WYBRAĆ ALTERNATYWNE WEJŚCIE ANTENOWE JAKO ŹRÓDŁO CIĄGŁE

900

FIG. 9

174 139

Ο*

MIKROPROCESOR STERUJE PRZEŁĄCZNIKIEM ANTENOWYM, BY

KONTYNUOWAĆ DLA NASTĘPNEGO | SŁOWA SYNCHRONIZACJI WYKORZYSTYWANIE W CHARAKTERZE ŹRÓDŁA PRZEJŚCIOWEGO WEJŚCIA POPRZEDNIO WYBRANEGO

JAKO ŹRÓDŁO CIĄGŁE

1102

1104

MIKROPROCESOR KONTROLUJE SŁOWO SYNCHRONIZACJI, BY OTRZYMAĆ LICZBĘ BŁĘDNYCH BITÓW

FIG. 11

1108

MIKROPROCESOR STERUJE· _; PRZEŁĄCZNIKIEM ANTENO-, WYM, BY WYBRAĆ ALTERNATYWNE WEJŚCIE ANTENOWE JAKO ŹRÓDŁO CIĄGŁE

IO-,

NAWE . ^-1110

1100

174 139

1300

FIG. 13

MIKROPROCESOR STERUJE PRZEŁĄCZNIKIEM ANTENOWYM, BY WYBRAĆ AKTUALNE PRZEJŚCIOWE WEJŚCIE INNE NIZ POPRZEDNIE PRZEJŚCIOWE WEJŚCIE UŻYWANE DLA POPRZEDNIEGO SŁOWA SYNCHRONIZACJI

MIKROPROCESOR KONTROLUJE AKTUALNE SŁOWO SYNCHRONIZACJI, BY OTRZYMAĆ I ZAPISAĆ W PAMIĘCI AKTUALNĄ LICZBĘ BŁĘDNY CHBITÓWSY N C H RO NIZ AC JI

174 139

-1502

FIG. 15

MIKROPROCESOR KONTROLUJE SŁOWO SYNCHRONIZACJI, BY OTRZYMAĆ AKTUALNĄ LICZBĘ BŁĘDNYCH BITÓW SYNCHRONIZACJI ^1514 □

MIKROPROCESOR KONTROLUJE ELEMENT RSSI I ODCZYTUJE AKTUALNĄ WARTOŚĆ RSSI

MIKROPROCESOR OBLICZA R PIERWSZĄ LICZBĘ BŁĘD- I

NYCH BITÓW SYNCHRONI- I ZACJI JAKO SUMĘ LICZB 3ŁĘDNYCH BITÓW SYNCHRONIZACJI ZAPISANYCH DLA NIEPARZYSTYCH WARTOŚCI P

-1516

-1526

Λ

MIKROPROCESOR OBLICZA DRUGĄ LICZBĘ BŁĘDNYCH BITÓW | SYNCHRONIZACJI JAKO SUMĘl LICZB BŁĘDNYCH BITÓW SYN-1 CHRONIZACJI ZAPISANYCH DLA PARZYSTYCH WARTOŚCI P

MIKROPROCESOR ZAPISUJE W PAMIĘCI RAM AKTUALNĄ LICZBĘ BŁĘDNYCH BITÓW SYNCHRONIZACJI I WARTOŚĆ RSSI W P-tych KOMÓRKACH

1528

-1518

MIKROPROCESOR INKREMENTUJE P O 1 I ZAPISUJE WYNIKOWĄ NOWĄ WARTOŚĆ W PAMIĘCI RAM

1520

MIKROPROCESOR OBLICZA

PIERWSZĄ SIŁĘ SYGNAŁU SYNCHRONIZACJI JAKO ŚREDNIĄ Z WARTOŚCI RSSI ZAPISANYCH W PAMIĘCI DLA NIEPARZYSTYCH WARTOŚCI P •1530

SA I > | ►si Β :r

MIKROPROCESOR OBLICZA , DRUGĄ SIŁĘ SYGNAŁU SYNCHRONIZACJI JAKO

ŚREDNIĄ Z WARTOŚCI RSSI | ZAPISANYCH W PAMIĘCI DLA PARZYSTYCH WARTOŚCI P

UTRZYMANIE POPRZEDNIO WYBRANEGO CIĄGŁEGO ŹRÓDŁA PRZY KOŃCU SŁOWA SYNCHRONIZACJI

174 139

1618

TAK

Liczba błędnych

BITÓW SYNCHRONl

NIE

FIG. 16

1500

PIERWSZA /LICZBA BŁĘDNYCH BITÓW SYNCHRONIZACJI <

1614

MIKROPROCESOR STERUJE PRZEŁĄCZNIKIEM ANTENOWYM, BY WYBRAĆ PIERWSZE WEJŚCIE ANTENOWE JAKO ŹRÓDŁO CIĄGŁE •1620

174 139

FIG.1

ELEMENT GŁÓWNY OPROGRAMOWANIA UKŁADOWEGO

STEROWANIE PRZEŁĄCZNIKA ANTENOWEGO

LICZBA BŁĘDNYCH BITÓW SYNCHRONIZACJI

WYBÓR CIĄGŁEGO ŹRÓDŁA PRZY KOŃCU SYNCHRONIZACJI

WYBÓR CIĄGŁEGO ŹRÓDŁA PARTU INFORMACJI

WYBÓR PRZEJŚCIOWEGO ŹRÓDŁA CZĘŚCI 1 - 2

WYBÓR CIĄGŁEGO ŹRÓDŁA NA PODSTAWIE

LICZBY BŁĘDNYCH BITÓW SYNCHRONIZACJI

WYBÓR NA PODSTAWIE SIŁY SYGNAŁU

PRZY RÓWNYCH LICZBACH BŁĘDNYCH BITÓW

LICZBA BŁĘDNYCH BITÓW NAGŁÓWKA

WYBÓR CIĄGŁEGO ŹRÓDŁA NA PODSTAWIE

LICZBY BŁĘDNYCH BITÓW NAGŁÓWKA

WYBÓR NA PODSTAWIE BIEŻĄCEJ STOPY BŁĘDÓW NAGŁÓWKA — 118

202

IG²16 17 \-18

FIG.2

200 /KAI

Departament Wydawnictw UP RP. Nakład 90 egz. Cena 4,00 zł

Claims

Zastrzeżenia patentowe

1. Sposób zbiorczego odbioru sygnału radiowego w odbiorniku transmisji danych, mającym pierwsze i drugie wejście antenowe o niezależnych czułościach na sygnał radiowy zawierający dane obejmujące przynajmniej jeden pakiet informacji o uprzednio określonym czasie trwania i poprzedzony uprzednio określoną kombinacją bitów, polegający na tym, że w czasie transmisji uprzednio określonej kombinacji bitów wybiera się jako przejściowe źródło sygnału radiowego pierwsze albo drugie wejście antenowe, kontroluje się sygnał radiowy odebrany z przejściowego źródła sygnału radiowego i odbiera się dane, znamienny tym, że po stwierdzeniu w odebranych danych przynajmniej jednego naliczenia błędnych bitów wybiera się jako ciągłe źródło sygnału radiowego pierwsze albo drugie wejście antenowe po zakończeniu uprzednio określonej kombinacji bitów, a podczas transmisji pierwszej części uprzednio określonej kombinacji bitów mierzy się pierwszy poziom sygnału radiowego z pierwszego wejścia antenowego, zaś podczas transmisji drugiej części uprzednio określonej kombinacji bitów mierzy się drugi poziom sygnału radiowego z drugiego wejścia antenowego, po czym stwierdza się istnienie sprzeczności, gdy w odpowiedzi na pierwszy poziom sygnału większy niż drugi poziom sygnału drugie wejście antenowe zostało uprzednio wybrane jako ciągłe źródło sygnału radiowego lub gdy w odpowiedzi na drugi poziom sygnału większy niż pierwszy poziom sygnału pierwsze wejście antenowe zostało wybrane jako źródło ciągłe, i utrzymuje się wybór źródła ciągłego przez uprzednio określony czas transmisji pakietu jeśli sprzeczność poziomu sygnału występuje, oraz stwierdza się brak sprzeczności, gdy w odpowiedzi na pierwszy poziom sygnału większy niż drugi poziom sygnału pierwsze wejście antenowe zostało uprzednio wybrane jako ciągłe źródło sygnału radiowego, a także w odpowiedzi na drugi poziom sygnału większy niż pierwszy poziom sygnału drugie wejście antenowe zostało wybrane jako ciągłe źródło, po czym periodycznie dokonuje się zmiany wyboru ciągłego źródła przez uprzednio określony czas transmisji pakietu.
2. Sposób według zastrz. 1, znamienny tym, że pierwsze wejście antenowe wybiera się jako przejściowe źródło sygnału radiowego podczas transmisji pierwszej części uprzednio określonej kombinacji bitów, a drugie wejście antenowe wybiera się jako przejściowe źródło sygnału radiowego podczas transmisji drugiej części uprzednio określonej kombinacji bitów, oraz że stwierdzenia w odebranych danych przynajmniej jednego naliczenia błędów bitów dokonuje się podczas transmisji pierwszej części uprzednio określonej kombinacji bitów dla pierwszego naliczenia błędnych bitów w danych pochodzących z pierwszego wejścia antenowego i podczas transmisji drugiej części uprzednio określonej kombinacji bitów dla drugiego naliczenia błędnych bitów w danych pochodzących z drugiego wejścia antenowego, a jeśli pierwsze naliczenie błędnych bitów jest mniejsze niż drugie naliczenie błędnych bitów jako źródło ciągłe wybiera się pierwsze wejście antenowe, natomiast jeśli pierwsze naliczenie błędnych bitów jest większe niż drugie naliczenie błędnych bitów jako źródło ciągłe wybiera się drugie wejście antenowe, następnie po zmierzeniu pierwszego sygnału radiowego pochodzącego z pierwszego wejścia antenowego podczas transmisji pierwszej części uprzednio określonej kombinacji bitów i po zmierzeniu drugiego sygnału, radiowego pochodzącego z drugiego wejścia antenowego podczas transmisji drugiej części uprzednio określonej kombinacji bitów, jako źródło ciągłe wybiera się pierwsze wejście antenowe, gdy pierwsze i drugie zliczenie błędnych bitów są sobie równe, a pierwszy poziom sygnału jest większy lub równy drugiemu poziomowi sygnału, natomiast drugie wejście antenowe jako źródło ciągłe wybiera się kiedy pierwsze i drugie zliczenie błędnych bitów są sobie równe, a pierwszy poziom sygnału jest mniejszy niż drugi poziom sygnału.
3. Sposób według zastrz. 1, znamienny tym, że przy początkowym wykrywaniu sygnału radiowego pierwszy poziom sygnału radiowego pochodzący z pierwszego wejścia antenowego mierzy się podczas pierwszej części nagłówka danych, a drugi poziom sygnału radiowego pochodzący z drugiego wejścia antenowego mierzy się podczas drugiej części nagłówka danych i pierwsze wejście antenowe wybiera się jako źródło ciągłe, gdy pierwszy poziom sygnału jest większy lub równy drugiemu poziomowi sygnału, a drugie wejście antenowe wybiera się jako źródło ciągłe, gdy pierwszy poziom sygnału jest mniejszy niż drugi poziom sygnału.
4. Sposób według zastrz. 3, znamienny tym, że kontroluje się poziom sygnału radiowego podczas trzeciej części nagłówka i wybiera się drugie wejście antenowe jako źródło ciągłe, gdy poziom kontrolowanego sygnału spada poniżej uprzednio określonego progu, a jako źródło ciągłe aktualnie funkcjonuje pierwsze wejście antenowe, natomiast wybiera się pierwsze wejście antenowe jako źródło ciągłe, gdy poziom kontrolowanego sygnału spada poniżej uprzednio określonego progu, zaś jako źródło ciągłe aktualnie funkcjonuje drugie wejście antenowe.
5. Sposób według zastrz. 1 albo 2, znamienny tym, że mierzy się poziom sygnału radiowego w uprzednio określonym czasie transmisji pakietu, wybiera się jako źródło ciągłe pierwsze wejście antenowe, gdy pierwsze zliczenie błędnych bitów jest mniejsze niż drugie zliczenie błędnych bitów, zaś drugie wejście antenowe wybiera się jako ciągłe źródło, gdy pierwsze zliczenie błędnych bitów jest większe niż drugie zliczenie błędnych bitów, w odpowiedzi na pomiar poziomu sygnału wybiera się drugie wejście antenowe jako źródło ciągłe, gdy kontrolowany poziom sygnału spada poniżej uprzednio określonego progu, zaś jako źródło ciągłe aktualnie funkcjonuje pierwsze wejście antenowe, podczas gdy pierwsze wejście antenowe wybiera się jako źródło ciągłe, jeśli poziom kontrolowanego sygnału spada poniżej uprzednio określonego progu, a jako źródło ciągłe aktualnie funkcjonuje drugie wejście antenowe.
6. Odbiornik transmisji danych do zbiorczego odbioru sygnału radiowego, zawierający pierwsze i drugie wejście antenowe o niezależnych czułościach na sygnał radiowy, dołączone do przełącznika antenowego, do którego dołączony jest odbiornik, znamienny tym, że mikroprocesor (114) jest sprzężony z odbiornikiem danych (110), z przełącznikiem antenowym (106), z elementem sterowania przełącznika antenowego (1) dołączonym do przełącznika antenowego (106), z elementem zliczania błędnych bitów synchronizacji (2), dołączonym do elementu sterowania przełącznika antenowego (1), z elementem wybierania źródła ciągłego przy końcu synchronizacji (3) połączonym z elementem zliczania błędnych bitów synchronizacji (2), z elementem wybierania źródła przejściowego (10) połączonym z elementem sterowania przełącznika antenowego (1), z elementem wybierania ciągłego źródła na podstawie zliczania błędnych bitów (11) połączonych z elementem wybierania źródła przejściowego (10), z wskaźnikiem poziomu odbieranego sygnału (115) połączonym z odbiornikiem danych (110) i mikroprocesorem (114), oraz z elementem wybierania w zależności od poziomu sygnału przy jednakowych naliczeniach błędnych bitów (12) dołączonym do wskaźnika poziomu odbieranego sygnału (115).
7. Odbiornik według zastrz. 6, znamienny tym, że zawiera element poziomu sygnału podczas transmisji pierwszej i drugiej części nagłówka (13) dołączony do wskaźnika poziomu odbieranego sygnału (115) oraz element wybierania ciągłego źródła w zależności od poziomu sygnału podczas transmisji pierwszej i drugiej części nagłówka (14) dołączony do elementu poziomu sygnału podczas transmisji pierwszej i drugiej części nagłówka (13).
8. Odbiornik według zastrz. 6, znamienny tym, że zawiera element zliczania błędnych bitów nagłówka (16) dołączony do odbiornika danych (110) i do przełącznika antenowego (106), element wybierania ciągłego źródła na podstawie zliczania błędnych bitów nagłówka (17) dołączony do elementu zliczania błędnych bitów nagłówka (16), oraz element wybierania na podstawie aktualnej stopy błędów nagłówka (18) dołączony do odbiornika danych (110).

174 139