KR980012500A - 반도체장치의 커패시터 제조방법 - Google Patents

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Abstract

고 유전막으로서 오산화 이 탄탈륨(Ta2O5)막을 사용한다. 하지만, 상기 TO막을 형성하기 전에 RTN공정만으로 커패시터의 하부전극을 전 처리하는 종래 기술에 의한 반도체장치의 커패시터 제조방법과는 달리 본 발명에서는 RTO + RTN방식으로 커패시터의 하부전극을 전 처리한다. 이 결과 상기 TO막을 형성한 후 계속되는 고온 열처리 공정에서 상기 TO막과 상기 하부전극의 계면에 형성된 계면막간의 반응을 방지할 수 있다. 이에 따라 본 발명에 의한 커패시터 제조방법으로 제조된 커패시터는 종래에 비해 더욱 얇은 두께를 가지면서도 안정된 누설전류 특성을 갖고 있으므로 고 집적화에 유리하다.

Description

반도체장치의 커패시터 제조방법
본 발명은 반도체장치의 커패시터 제조방법에 관한 것으로서, 특히 오산화 이 탄탈륨(Ta2O5)을 유전막으로 사용하는 커패시터의 형성방법에 관한 것이다.
반도체장치의 고 집적화에 따라 메모리 장치를 구성하는 메모리 셀의 크기도 작아지고 있다. 이에 따라 메모리 셀의 기본 구성요소인 트랜지스터 뿐만아니라 커패시터의 형성영역도 작아지고 있다. 특히, 커패시터의 경우 데이타 저장수단으로써 적정한 데이타 수용능력을 갖고 있어야 한다. 하지만, 고 집적화에 따라 저장할 수 있는 한계용량이 점점 작아지고 있다. 이와 같은 난점을 극복하기 위한 방법으로서 커패시터의 형태의 전환이 요구되었고, 이러한 요구에 부응하는 새로운 형태가 제시되었다. 즉, 커패시터의 형태가 기존에는 주로 평면형이었다. 그러나 고집적화에 따라 제한된 영역에서 충분한 커패시턴스를 확보하기 위해 핀(pin), 실린더(cylinder) 또는 트렌치(trench)와 같은 입체적인 형태로 바뀌었다. 그러나 이러한 커패시터의 외형적인 변화는 반도체기술의 발전에도 불구하고 어느 정도의 한계가 있다. 따라서 작은 부피의 커패시터에서도 메모리 셀의 동작을 충분히 지원할 수 있을 정도의 커패시턴스를 확보하기 위한 따른 방법으로 커패시터를 구성하는 재료인 측면으로의 접근방법이 연구되었고 유전막의 개선에 관심을 갖기 시작하였다.
물리학적으로 커패시터의 커패시턴스를 증가시킬 수 있는 방법으로는 커패시터의 전극의 면적을 증가시키거나 전극의 거리를 가깝게 하거나 유전막의 유전율을 높이는 방법이 있다. 그런데 전극 면적의 증가는 집적화에 따라 수용하기가 어려워지고 있다. 따라서 반도체장치의 고 집적화에 영향을 가장적게 받을 수 있는 방법이 바로 유전막의 유전율을 높이는 것이다. 유전율은 높이기 위해서는 커패시터를 제조할 때 고 유전율을 갖는 유전막을 사용해야 한다. 최근 관심을 모으고 있는 유전막이 기존에 널리 사용되던 NO(Nitride Oxide)막을 대신할 수 있는 오산화 이 탄탈륨(Ta2O5:이하 TO라 한다)을 이용한 유전막이다. TO막은 실리콘 산화막(SiO2)이나 질화막(Si3N4)에 비해 큰 유전율(ε)을 갖고 있다. 즉, 실리콘 산화막이나 질화막의 유전율은 각각 3.9와 7.8정도인데, TO막의 경우는 24정도로서 실리콘 산화막보다는 8배정도가 높고 질화막보다는 2배이상 높다. 따라서 TO막을 유전막으로 사용할 경우 커패시터의 유전막의 등가산화막 두께(equivalent oxide thickness:이하, Toxeq.라한다)는 줄일 수 있다. 하지만, TO막은 실리콘 산화막이나 질화막에 비해 밴드 갭(band gap)이 작아서 누설전류가 높은 특성을 갖고 있다. TO막을 유전막으로 사용하기 위해서는 이러한 누설전류특성을 해소할 수 있어야하는데, TO막의 누설전류특성은 커패시터의 전극과 막의 형성전 후의 처리와 매우 밀접한 관계가 있다. 현재까지 알려진 바에 의하면, TO막을 사용할 경우 누설전류가 증가하는 원인은 첫째가 커패시터의 하부전극을 폴리실리콘층으로 형성하였을 경우 하부전극과 TO막 사이의 계면에 존재하는 계면막의 성질에 의하거나 하부전극과 TO막과의 반응때문이고, 둘째가 TO막내의 산소결함 때문이며, 셋째가 TO막내의 탄소화합물의 함량등에 의한 것이다.
이중에서 TO막내의 산소결함과 TO막내의 탄소화합물의 함량에 의한 영향은 TO막을 형성한 후 산소분위기에서 TO막을 고온 열처리하여 개선시켜왔다. 그러나 이러한 고온 열처리에 의해 TO막내의 자체결함이나 불순물을 제거하는 것은 가능하나 실리콘으로된 하부전극에 두꺼운 실리콘 산화막이 형성되는 문제가 있다. 하부전극상에 산화막이 형성되는 것은 고온 열처리시 TO막과 하부전극 실리콘이 반응하여 형성되는 것이므로 이와 같은 문제는 하부전극 상에 방지층을 형성하므로써 극복할 수 있다. 하지만, 이 과정에서 또 따른 문제가 발생되는데, 구체적인 내용은 종래 기술에 의한 반도체장치의 커패시터 제조방법을 설명하는 과정에서 상세하게 기술한다. 종래 기술에 의한 반도체장치의 커패시터 제조방법을 설명하기 위해 도 1내지 도 3을 참조한다.
도 1내지 도 3은 종래 기술에 의한 반도체장치의 커패시터 제조방법을 단계별로 나타낸 도면들이다.
도 1은 하부전극을 형성하는 단계이다. 구체적으로 반도체기판과 연결되는 도전성플러그층(10)을 포함하는 층간절연막(12) 상에 커패시터의 하부전극으로 사용할 도전층(14)을 형성한다. 도전층(14)은 인 시츄(in-situ)도핑된 폴리 실리콘층으로 형성한다.
도 2는 반응 방지층(16)을 형성하는 단계이다. 구체적으로, 상기 하부전극으로 사용되는 도전층을 전 처리하기 위해 도 1의 결과물을 RTN(Rapid Thermal Nitridation:이하, RTN이라 한다)방식(이하, 제1 방식이라 한다)으로 전 처리 한다. 다시 말하면, 도 1의 결과물을 질소(N2) 분위기에서 급속 고온 열처리 한다. 이 결과 도전층(14)의 전면에는 일정한 두께의 질화막(16)이 형성된다. 제1 방식의 전 처리에 의해 형성된 도전층(14) 전면의 질화막(16)은 후속 고 유전막을 형성한 후의 고온 산소 열처리 공정에서 도전층(14)의 산화를 방지하기 위한 반응 방지막으로 형성한 것이다.
도 3은 상부전극을 형성하는 단계이다. 구체적으로는 질화막(16) 전면에 고 유전막으로서 TO막(18)을 형성한다. 이어서 고온 산소 열처리를 실시하여 TO막(18)을 안정화시킨다. 이때, 질화막(16)에 의해 도전층(14)의 전면에는 실리콘 산화막이 형성되지 않는다. 계속해서 TO막(18)의 전면에 티타늄 나이트라이드(TiN)막(19)을 형성한 다음 그 전면에 인 시츄 도핑된 폴리실리콘층(20)을 형성하여 커패시터의 상부전극을 형성한다.
이와 같은 종래 기술에 의한 반도체장치의 커패시터 제조방법에 있어서 반응방지층을 형성하기 위한 도전층(14)의 전처리 단계에 의해 형성되는 질화막(16)에는 안정된 실리콘-질소결합을 형성하지 못한 많은 실리콘(Si)을 포함하고 있다. 따라서 TO막을 형성한 후 이어지는 고온 산소 열처리 과정에서 하부전극의 산화는 질화막(16)에 의해 개선할 수 있지만, TO막내의 산소와 질화막(16)내의 실리콘과의 반응은 완전히 막을 수 없다. 따라서 TO막이 약화되어 누설전류의 특성개선 효과는 저하된다.
따라서 본 발명의 목적은 상술한 종래 기술에 의한 문제점을 해결하기 위한 것으로 하부전극의 전 처리 방법을 달리하여 유전막의 누설전류특성을 개선할 수 있는 반도체장치의 커패시터 제조방법을 제공함에 있다.
제1도 내지 제3도는 종래 기술에 의한 반도체장치의 커패시터 제조방법을 단계별로 나타낸 도면들이다.
제4도 내지 제6도는 본 발명의 실시예에 의한 반도체장치의 커패시터 제조방법을 단계별로 나타낸 도면들이다.
제7도는 종래 및 본 발명에 의한 커패시터 하부전극의 전 처리 방법에 따른 고 유전막의 등가산화막 두께를 나타낸 그래프도이다.
제8도는 종래 및 본 발명에 의한 커패시터 하부전극의 전 처리 방법에 따른 커패시터의 누설전류 특성을 나타낸 그래프도이다.
제9도 및 제10도는 각각 종래 및 본 발명에 의한 고 유전막내에서의 실리콘원자의 분포를 나타낸 그래프도이다.
제11도는 커패시터의 고 유전막내의 발생가능한 반응의 온도에 따른 생성에너지를 나타낸 그래프도이다.
제12도 및 제13도는 각각 종래 및 본 발명에 의한 커패시터 제조방법으로 형성되는 고 유전막의 두께를 나타낸 투과 전자현미경(TEM)상진이다.
제14도는 커패시터의 고 유전막의 두께에 따른 등가산화막 두께 변화를 나타낸 그래프도이다.
제15도는 종래 및 본 발명에 의한 커패시터 제조방법에 의한 고유전막 내에서의 결합에너지 분포를 나타낸 그래프도이다.
제16도는 종래 및 본 발명에 의한 커패시터 제조방법에 의한 유전막 내에서의 O ls의 결합에너지분포를 나타낸 그래프이다.
제17도는 종래 및 본 발명에 의한 커패시터 제조방법에서 FT-IR을 이용한 고 유전막을 분석한 그래프도이다.
제18도는 본 발명에 의한 반도체장치의 커패시터 제조방법에 있어서 전 처리 조건의 변화에 의한 고 유전막의 등가산화막의 변화를 입체적으로 나타낸 그래프이다.
제19도는 본 발명에 의한 반도체장치의 커패시터 제조방법에 있어서 전 처리 조건의 변화에 의한 유전막의 누설전류의 변화를 입체적으로 나타낸 그래프이다.
*도면의 주요부분에 대한 부호 설명
40 48 : 제1 및 제2 도전층 2 : 나이트 라이드막(Si3N4)
44 : 오산화 이 탄탈륨(Ta2O5)막 46 : 장벽층
상기 목적을 달성하기 위하여, 본 발명의 실시예에 의한 반도체장치의 커패시터 제조방법은 반도체기판과 연결되는 도전성플러그를 포함하는 층간절연막 상에 제1 도전층을 형성하는 제1 단계; 상기 제1 도전층 전면에 나이트라이드(nitride)막을 형성하는 제2 단계; 상기 나이트라이드막을 산화시키는 제3 단계; 상기 결과물 전면에 고 유전막으로 오산화 이 탄탈륨(Ta2O5)막을 형성하는 제4 단계; 상기 고 유전막 전면에 장벽층을 형성하는 제5 단계; 및 상기 장벽층 전면에 제2 도전층을 형성하는 제6단계를 포함한다.
상기 제2 단계에서 상기 나이트라이드막은 RTN방식으로 상기 제1 도전층을 전 처리하여 형성한다. 상기 RTN방식에 의한 전 처리에서는 급속 열처리(Rapid Thermal Processing:이하, RTP라 한다) 노(furnace)를 사용한다. 또한 상기 RTN공정은 진공 로드 락(vacuum load lock)이나 질소 퍼지(N2purge)를 이용하는 설비에서 진행할 수 있는 것을 특징으로 한다.
상기 제3 단계에서는 상기 나이트라이드막을 본 발명의 전 처리 단계중 두 번째 단계인 RTO(Rapid Thermal Oxidation)공정으로 산화시킨다.
본 발명에 의한 반도체장치의 커패시터 제조방법에서는 상기 제1 도전층을 상기 RTN방식과 RTO방식을 연속적으로 진행하여 전 처리한다. 상기 연속적으로 진행되는 RTN방식과 RTO방식(이하, 제2 방식이라 한다)의 공정은 800℃∼900℃사이에서 진행한다. 그리고 공정은 10초∼200초 동안 진행한다. 상기 제2 방식에 의한 전처리공정중 첫 단계인 상기 RTN공정에서는 상기 제1 도전층 상에 나이트라이드막을 형성하기 위해 질소가스(N2), 암모니아(NH3) 및 질소가스(N2)로 이루어진 일군 중 선택된 어느 하나를 사용한다.
상기 RTO는 진공 로드 락(vacuum load lock)이나 질소 퍼지(N2purge)를 이용하는 설비에서 진행할 수 있다. 상기 제4 단계에서 고 유전막은 TO막으로 형성된다.
상기 제1 및 제2 도전층은 인-시츄 도핑된 폴리실리콘층으로 형성한다.
상기 장벽층은 티타늄 나이트라이드(TiN)로 형성한다.
본 발명에 의한 반도체장치의 커패시터 제조방법에서는 하부전극을 형성한 후 고 유전막을 형성하기 전에 상기 하부전극을 순차적으로 RTN 및 RTO처리한다.
이에 따라 상기 RTN에 의해 상기 하부전극 전면에 형성된 질화막을 산화시켜 상기 고 유전막의 열화를 방지하여 누설전류 특성을 개선할 수 있다.
이하, 본 발명의 실시예에 의한 반도체장치의 커패시터 제조방법을 첨부된 도면을 참조하여 상세하게 설명한다.
도 4 내지 도 6은 본 발명의 실시예에 의한 반도체장치의 커패시터 제조방법을 단계별로 나타낸 도면들이고, 도 7은 종래 및 본 발명에 의한 커패시터 하부전극의 전 처리 방법에 따른 고 유전막의 등가산화막 두께를 나타낸 그래프도이다.
도 8은 종래 및 본 발명에 의한 커패시터 하부전극이 전 처리 방법에 따른 커패시터의 누설전류 특성을 나타낸 그래프도이고, 도 9 및 도 10은 각각 종래 및 본 발명에 의한 고 유전막내에서의 실리콘원자의 분포를 나타낸 그래프도이다.
도 11은 커패시터의 고 유전막내의 발생가능한 반응의 온도에 따른 생성에너지를 나타낸 그래프도이고, 도 12 및 도 13은 각각 종래 및 본 발명에 의한 커패시터 제조방법으로 형성되는 고 유전막의 두께를 나타낸 투과 전자현미경 (TEM)상진이다.
도 14는 커패시터의 고 유전막의 두께에 따른 등가산화막 두께의 변화를 나타낸 그래프도이고, 도 15는 종래 및 본 발명에 의한 커패시터 제조방법에 의한 고 유전막 내에서의 결합에너지 분포를 나타낸 그래프도이다.
도 16은 종래 및 본 발명에 의한 커패시터 제조방법에 의한 유전막 내에서의 O 1s의 결합에너지분포를 나타낸 그래프도이고, 도 17은 종래 및 본 발명에 의한 커패시터 제조방법에서 FT-IR을 이용한 고 유전막을 분석한 그래프도이다.
도 18은 본 발명에 의한 반도체장치의 커패시터 제조방법에 있어서 전 처리 조건의 변화에 의한 고 유전막의 등가산화막의 변화를 입체적으로 나타낸 그래프이고, 도 19는 본 발명에 의한 반도체장치의 커패시터 제조방법에 있어서 전 처리 조건의 변화에 의한 유전막의 누설전류의 변화를 입체적으로 나타낸 그래프이다. 본 발명의 실시예에 의한 반도체장치의 커패시터 제조방법은 TO막을 고 유전막으로 사용는 경우에 있어서, 하부전극을 형성한 후 고 유전막을 형성하기 전에 상기 하부전극의 전 처리를 특정한 방법으로 처리하는데 그 특징이 있다. 구체적인 설명을 위해 도 4내지 도 6을 참조한다.
아래의 설명에서 종래 기술에서 인용한 참조번호와 동일한 참조번호는 동일한 부재를 나타낸다.
도 4는 커패시터의 하부전극을 형성한 단계로서 구체적으로는 반도체기판에 연결되는 도전층 플러그(10)를 포함하는 층간 절연막(12) 상에 제1 도전층(40)을 형성한다. 상기 제1 도전층(40)은 인 시츄(in-situ) 도핑된 폴리 실리콘층으로 형성한다. 상기 도핑물질로는 인(p)을 사용한다. 상기 제1 도전층(40)은 커패시터의 하부전극으로 사용된다.
도 5는 상기 제1 도전층(40)을 전 처리하는 단계이다. 즉, 상기 제1 도전층(40)을 먼저, 종래 기술에 의한 반도체장치의 커패시터 제조방법에서 사용하는 제1 방식인 RTN방식으로 전 처리한다. 이어서 상기 RTN방식으로 전 처리된 상기 제1 도전층(40)을 RTO방식으로 전 처리하는 단계이다. 구체적으로는 상기 제1 도전층(40)을 질소(N2)분위기에서 RTN방식으로 전 처리한다. 상기 RTN방식에 의한 전 처리결과 상기 제1도전층(40)의 전면에는 나이트라이드막(42)이 형성된다. 상기 RTN방식에 의한 전 처리는 800℃∼900℃의 온도범위에서 실시할 수 있지만 850℃에서 실시하는 것이 바람직하다. 그리고 상기 RTN방식에 의한 전 처리 100토르(torr)정도의 압력에서 실시한다. 상기 RTN방식에 의한 전 처리에 사용되는 소오스가스로는 암모니아(NH3), 일산화 이 질소(N2O) 및 질소가스(N2)로 이루어진 일군중 선택된 어느 하나를 사용한다. 상기 소오스가스의 사용량은 900SCCM정도를 사용한다. 또한, 상기 제1 방식에 의한 전 처리를 진행하는데 소요되는 시간은 10초∼200초 정도의 범위를 갖는데, 바람직하게는 120초 동안 진행한다. 이와 같은 조건하에서 진행하는 상기 RTN에 의한 전처리에서는 RTP 노(furnace)를 사용한다. 상기 RTN에 의한 전 처리는 진공 로드 락(vacuum load lock)이나 질소퍼지(N2Purge)를 구비하는 설비에서 진행할 수도 있다.
계속해서 상기 RTN처리된 제1 도전층(40)을 이번에는 RTO처리한다. 상기 RTO처리온도는 800℃∼900℃의 온도범위에서 실시할 수 있지만 바람직하게는 850℃에서 처리한다. 그리고 상기 RTO처리 압력은 상기 RTN처리 때 보다 높은 760토르(torr)정도로 하며 상기 RTO처리에 사용되는 소오스가스로는 8SLM의 산소(O2)를 사용한다. 또한, 상기 RTO처리에 소요되는 시간은 10초∼200초 정도의 범위를 갖고 처리하면 되지만, 바람직하게는 120초 동안 처리한다. 이와 같은 조건하에서 진행하는 상기 RTO공정에서는 RTP 노(furnace)를 사용한다. 상기 RTO공정은 진공 로드 락(vacuum load lock)이나 질소퍼지(N2Purge)를 구비하는 설비에서 진행할 수도 있다. 상기 RTO공정결과 상기 질화막(42)내의 미 반응실리콘(Si)은 산화실리콘(SiO2)으로 바뀌게 된다.
도 6은 제2 도전층(42)을 형성하는 단계이다. 구체적으로, 상기 나이트라이드막 전면에 고 유전막(44)을 형성한다. 상기 고 유전막(44)은 TO막으로 형성하는데 그 두께는 120Å으로 한다. 상기 TO막은 산소(O2)분위기에서 Ta(OC2H5)5를 반응소오스로 하여 유기 금속 화학기상증착(Metal Organic Chemical Vopor Deposition:이하, MOCVD라 한다)법으로 형성한다. 이어서 상기 TO막내의 산소결함제거와 TO의 결정화를 위해서 일정 조건하에서 자외선-오존(UV-O3)공정과 건식 산화공정을 실시한다. 상기 자외선-오존공정은 300℃에서 15분동안 실시한다. 그리고 건식 산화공정은 800℃에서 30분간 실시한다. 계속해서 상기 고 유전막(44) 전면과 상기 층간절연막(12) 전면에 장벽층(46)을 형성한다. 상기 장벽층(46)은 상기 고 유전막(44)과 후속 공정에서 형성되는 커패시터의 하부전극과의 반응을 방지하기 위한 수단이다. 상기 장벽층(46)을 구성하는 물질은 산소와 결합하지 않고 산소의 투과율이 매우 낮은 물질이어야 한다.
상기 장벽층(46)은 이와 같은 성질을 갖는 물질의 일 예인 티타늄 나이트라이드(TiN)막으로 형성한다. 상기 티타늄 나이트라이드막은 스퍼터링(sputtering)방법을 사용하여 형성한다. 계속해서 상기 장벽층(46)의 전면에 커패시터의 상부전극으로 사용할 제2 도전층(48)을 형성한다. 상기 제2 도전층(48)은 상기 인-시츄 도핑된 폴리 실리콘층으로 형성한다. 상기 제2 도전층(48)의 도핑물질로는 인(P)을 사용한다. 이후 셀 별로 커패시터의 분리하면 셀 커패시터의 형성이 완성되고 이후 공정은 통상적인 공정으로 진행된다.
상술한 바와 같이 TO막을 고 유전막으로 사용하는 본 발명에 의한 반도체장치의 커패시터 제조방법은 종래 기술에 의한 반도체장치의 커패시터 제조방법에서의 전 처리 방법과는 따른 방법으로 상기 하부전극을 전처리한다. 즉, 종래 기술에 의한 커패시터 제조방법에서는 고 유전막을 형성하기 전에 제1 방식으로 상기 도전층(도 1의 14)을 전 처리하였다.
반면, 본 발명에 의한 반도체장치의 커패시터 제조방법에서는 상기 제1 방식을 포함하는 제2 방식으로 상기 제1 도전층(도 4의 40)을 전처리한다.
이에 따라 커패시터의 고 유전막의 등가산화막 두께는 낮추면서 하부전극을 구성하는 실리콘과의 반응을 방지할 수 있고 고 유전막의 누설전류 특성도 크게 개선시킬 수 있어서 고 집적화에 유리한 잇점이 있다.
본 발명은 상기 TO막을 고 유전막으로 사용하는 본 발명에 의한 커패시터 제조방법으로 제조된 커패시터에서 고 유전막 특성평가 즉, TO막의 전기적 특성평가를 실시하였다. 이하에서는 상기 고 유전막의 전기적 특성 평가를 관련된 도면을 참조하여 상세하게 설명한다. 참조도면으로는 도 7 내지 도 19를 사용한다.
상기 각 도면에는 본 발명과의 비교를 위해 종래 기술에 의한 반도체장치의 커패시터 제조방법에 의해 제조된 커패시터의 고 유전막의 전기적 특성평가 데이타를 함께 도시한다.
전기적 특성평가를 위해서는 시편을 제작해야 하는데, 전기적 특성평가를 위한 시편으로는 결정방향이 [100]인 P형 웨이퍼를 사용한다. 그리고 본 발명에 의한 커패시터의 커패시턴스-전압특성평가는 HP4284A LCR meter로 10 킬로헬쯔(㎑)의 주파수에서 -1.5V∼+1.5V사이에서 스위프(sweep)한다. 이때 사용하는 패턴의 면적은 410×375㎛2이다.
또한, 본 발명에 의한 커패시터의 누설전류 밀도의 측정은 HP4145B에서 0∼3V사이에서 스위프한 후 +1.5V에서 측정한다. 이외에 상기 본 발명에 의한 커패시터의 고 유전막의 두께 측정을 위해서는 엘립소미트리(ellipsomitry)를 사용한다. 그리고 고 유전막의 성분 분석을 위해서는 2차 질량 분광(Secondary Ion Mass Spectrocopy:이하, SIMS라 한다)과 XPS 및 FT-IR을 이용한다. 상기 고 유전막인 TO막의 형성두께는 120Å으로 고정시킨다. 먼저, 상기 고 유전막을 형성하기 전에 실시하는 상기 하부전극 즉, 제1 도전층의 전 처리에 따라 상기 제1 도전층 전면에 형성되는 TO막의 Toxeq의 변화를 살펴본다. 상기 전 처리에 따른 Toxeq의 변화를 설명하기 위해 도 7을 참조한다. 도 7에서 참조부호 "□"는 본 발명에 의한 방식으로 전 처리한 결과를 나타내고, 참조부호 "○"는 종래 기술에 의한 방식으로 전 처리한 결과를 나타낸다. 도 7을 참조하면, 종래 기술에 의한 반도체장치의 커패시터 제조방법에서처럼 전 처리공정을 제1 방식만 실시할 때보다 본 발명에 의한 커패시터 제조방법에서의 전 처리공정인 제2 방식으로 전 처리할 때가 상기 TO막의 Toxeq가 4Å∼5Å감소하는 것을 알 수 있다. 즉, 종래 기술에 의한 커패시터 제조방법의 전 처리 공정인 제1 방식으로 전 처리하는 경우에는 상기 TO막의 Toxeq가 41Å∼42Å정도인데 반해 본 발명에 의한 커패시터 제조방법에서의 전 처리방법인 제2 방식으로 전 처리하는 경우에는 상기 TO막의 Toxeq는 37Å∼38Å정도이다. 상기 제1 방식에 의한 전 처리는 900℃의 온도에서 60초정도 실시한 경우이다. 그리고 상기 제2 방식에 의한 전 처리는 850℃에서 120초 동안 실시한 경우이다. 상기 하부전극을 제2 방식으로 전 처리하였을 때 상기 TO막의 Toxeq가 감소하는현상은 지금까지 이해하고 있었던 것과는 상반된 결과이다. 구체적으로 설명하면, 아래의 표1에 나타낸 바와 같이 전 처리 방식에 따라 후 공정에서 형성되는 TO막의 두께는 달라진다
표1 : 전 처리에 따른 웨이퍼 상에 형성되는 계면두께의 변화
이를 구체적으로 설명하기 위해 상기 하부전극을 전 처리하는 대신 실리콘 웨이퍼를 전 처리하는 경우를 설명한다. 먼저, 상기 전 처리를 종래 기술에 의한 반도체장치의 커패시터 제조방법에서 실시하는 제1 방식으로 실시한다. 이후 엘립소미터를 사용하여 측정한 나이트라이드 (Nitride)막의 두께는 12Å이었다. 이후 RTO공정을 계속 실시함에 따라 계면 상태에 따라 15Å∼16Å정도가 되었다. 즉, 상기 제1 방식에 의한 전 처리후 상기 실리콘 웨이퍼 계면이 나이트라이드막일 경우에는 RTO공정에 의한 나이트라이드막의 두께는 16Å이었다. 그리고 제1 방식에 의한 전 처리 실시후 상기 실리콘 웨이퍼 계면이 실리콘 산화막(SiO2)일 경우에는 RTO공정에 의한 나이트라이드막의 두께는 15Å이었다.
상기 하부전극 전 처리를 RTN방식으로 실시하지 않고 RTO만으로 실시한 경우 상기 실리콘 웨이퍼 상에 형성되는 산화막의 두께는 18Å이었다.
표 1에 도시된 바와 같이 전 처리 방식에 따라 상기 실리콘 웨이퍼 계면에서의 나이트라이드막의 두께는 증가한다. 따라서 이러한 계면 상에 형성되는 TO막의 Toxeq도 증가해야 하나 상술한 바와 같이 본 발명에 의한 커패시터 제조방법에서 이러한 일반적인 현상과는 상반된 결과를 나타낸다. 오히려 TO막의 Toxeq는 감소되었다. 이러한 결과에 대한 원인으로는 다음과 같이 세가지를 들 수 있다. 그 첫째가 상기 제1 도전층(하부전극)을 형성한 후 상기 고온 열 처리공정에서 상기 제1 도전층을 구성하는 실리콘원자의 TO막으로의 확산에 의한 상기 TO막의 유전율 변화에 의한 것이다. 그 둘째가 전 처리 공정에 의한 상기 제1도전층의 전면에 형성되는 나이트라이드막과 같은 계면막질의 변화에 의한 TO막의 형성두께의 변화에 의한 것이다. 그 셋째가 상기 TO막과 상기 제1 도전층의 계면막과의 후속 고온 열처리 공정중의 잔류에 의한 것이다.
상기 세 가지 원인에 대한 더 상세한 설명을 하기에 앞서 상기 TO막의 Toxeq의 감소함에 따라 누설전류가 증가하는 현상이 상기 제1 도전층의 전 처리의 변화에 따라 변화하는 양태를 도 8을 참조하여 설명한다. 도 8에서, 참조부호 "■"는 본 발명에 의한 반도체장치의 커패시터 제조방법에서의 상기 제1 도전층을 제2 방식으로 전 처리 했을때의 누설전류 값을 측정횟수에 따라 나타낸 것이고, 참조부호 "●"는 종래 기술에 의한 반도체장치의 커패시터 제조방법에서 실시하는 제1 방식으로 상기 제1 도전층을 전 처리한 결과에 의한 누설전류 값을 측정회수에 따라 나타낸 것이다.
도 8을 참조하면, 본 발명에 의한 반도체장치의 커패시터 제조방법에서 TO막의 Toxeq가 종래에 비해 4Å∼5Å정도 감소되었음에도 불구하고 상기 TO막에서의 누설전류 특성은 종래 기술에 의한 방법으로 전 처리 한 후 형성된 TO막에서의 누설전류 특성과 거의 차이가 나지 않는다는 것을 알 수 있다. 도 8에 나타난 결과는 지금까지 Toxeq가 감소하면 누설전류가 증가하는 현상과는 따른 특성을 보여준다. 이러한 결과를 통해서 상기 TO막을 사용하여 동일한 형태의 커패시터를 형성하더라도 하부전극의 전 처리공정이 달라지면 상기 TO막은 더 이상 동일한 재료특성을 나타내지 않는다는 것을 알 수 있다.
상기 TO막은 상술한 바와 같이 NO막을 이용한 유전막에서 습식 산화(wet oxidation)공정과 유산한 후속 고온 열 산화공정을 수반한다. 또한, 유전막 형성후 평탄화를 위한 후속 열처리 공정도 수반된다. 이러한 TO막 형성 후의 고온 열 처리 공정에 의해 상기 제1 도전층을 구성하는 실리콘원자들이 상기 TO막내로 확산되어 상기 TO막의 유전율을 저하시킬 가능성이 있다. 이와 같은 가능성을 확인하기 위해 본 발명에서는 SIMS를 이용한 열 처리후의 상기 TO막내의 실리콘원자의 농도를 조사하였다. 상기 TO막 내에서의 실리콘 원자의 농도도 상기 TO막 형성전의 상기 제1도전층의 전 처리방식에 따라 차이가 나는데 이 결과를 도 9 및 도 10에 나타냈었다. 도 9는 제1 방식으로 상기 하부전극을 전 처리한 경우이고 도 10은 본 발명에 의한 방식인 제2 방식으로 상기 하부전극을 전 처리한 경우를 나타낸다. 도 9와 도 10에서 참조부호"S"는 실리콘 농도 분포곡선이고 참조부호 "T"는 탄탈륨(Ta)의 농도분포곡선을 나타낸다. 도 9와 도 10을 참조하면, 상기 TO막내에서의 실리콘원자의 농도는 전 처리 방식에 관계없이 동일한 경향은 나타냄을 알 수 있다. 이러한 결과는 상기 SIMS의 분석한계에 의한 것일 수도 있고 실제 종래 기술과 본 발명에 의한 방법으로 형성된 상기 TO막내에서 실리콘원자의 농도차이가 없는 것일 수 있다. 실제 고온 산소 열처리 공정에서 제1 도전층의 실리콘원자가 상기 TO막으로 확산되어 불순물로 작용할 경우에는 TO막내의 불순물로 고용(solid solution)되는 경우보다는 상기 TO막내의 TO와 반응하여 따른 물질을 형성할 가능성이 있다. 이를 확인하기 위해 본 발명에서는 상기 TO막 형성후에 진행되는 고온 열 산화 공정에서 상기 TO막내에서 일어날 수 있는 반응을 조사하였고 해당 반응 에너지를 조사하였다. 상기 TO막내에서 일어날 수 있는 반응은 다음과 같이 반응식으로 표시할 수 있다.
Si + O2⇒ SiO2(Ⅰ)
1/3(Si3N4) + O2⇒ SiO2+ 2/3(N2) (Ⅱ)
4/10(Ta2O5) + Si ⇒ 4/5(Ta) + SiO2(Ⅲ)
Ta2O5+ Si3N4⇒ 2Ta + Si + SiO2+ 2N2+ 3/2(O2) (Ⅳ)
5/6(Ta2O5) + SiO2⇒ 1/3(TaSi2) + 31/6(O2) (Ⅴ)
상기 (식 1) 내지 (식 5)의 반응식에 해당하는 반응에너지는 도 11에 도시하였다. 도 11은 상기 가능성을 확인하기 위해 반응속도를 배제한 열 역학적 안정성을 깁스 자유 에너지(Gibbs' free energy)로 나타낸 결과이다.
도 11의 가로 축은 절대온도(K)를 나타내고 세로 축은 깁스 자유 에너지(KJ/mol)를 나타낸다. 도 11을 참조하면, 상기 TO막은 실리콘원자와의 화학반응이 용이하다. 따라서 상기 TO막내의 실리콘원자가 확산될 경우에는 상기 실리콘원자가 상기 TO에 고용될 확률보다는 서로 반응할 확률이 매우 높다. 따라서 상기 도 9 및 도 10의 SIMS분석결과와 도 11을 참조할 때 상기 TO막을 형성하기 전 상기 제 1도전층의 전 처리 방식에 따른 상기 제1 도전층을 구성하는 실리콘원자의 상기 TO막으로의 확산차이는 없을 것으로 판단할 수 있다. 상기 TO막은 상술한 바와 같이 산소(O2)분위기에서 TA(OC2H5)5를 반응소오스로 하여 MOCVD법으로 형성한다. 따라서 일반적인 MO 소오스를 사용하는 공정에서처럼, 상기 TO막이 형성되는 속도는 하지막 즉, 상기 제1 도전층의 계면상태에 따라 달라진다. 상기 제1 도전층의 계면상태는 상술한 바와 같이 상기 TO막을 형성하기전의 전 처리 방식에 따라 달라진다. 즉, 종래방식에 의한 전 처리의 경우 제1 방식이 실시되어 상기 제1 도전층의 전면에는 나이트라이드막이 형성된다.
한편, 본 발명에 의한 전 처리의 경우에는 RTN공정과 RTO 공정이 연속적으로 실시되므로 상기 제1 도전층의 전면에는 질산화 실리콘막(SiON) 또는 실리콘 산화막(SiO2)이 형성된다. 따라서 상기 제1 도전층을 저 처리하는 방식의 차이에 따라 상기 TO막 소오스들의 흡착변화 가능성이 있다. 본 발명에서는 이와 같은 TO막 소오스들의 상기 제1 도전층의 계면에서의 흡착변화를 검증하기 위해 상기 제1 도전층을 상기 제1 방식과 제2 방식으로 전 처리한 후 동일시간 동안에 동일한율로 TO막 소오스를 플로우 시켜서 TO막을 형성하였다. 이후 실제 TO막의 물리적 두께를 횡단면 투과 전자 현미경(Cross Section Transmission Electron Micrscopy: X-TEM)으로 측정하였다. 도 12와 도 13은 이러한 결과를 나타낸 도면이다.
도 12는 종래 방식 즉, 상기 제1 방식으로 커패시터의 하부전극을 전 처리한 후에 형성된 TO막의 두께를 나타낸 TEM사진이고, 도 13은 본 발명에 의한 방식으로 커패시터의 하부전극을 전 처리한 후에 형성된 TO막의 두께를 나타낸 TEM사진이다.
도 12를 참조하면, 커패시터의 하부전극(50)을 제1 방식으로 전 처리한 후에 상기 하부전극(50) 전면에 형성된 TO막(52)은 117Å정도이다. 도 13을 참조하면, 상기 하부전극(50)을 제2 방식으로 전 처리 후에 상기 하부전극(50) 전면에 형성되는 상기 TO막(54)의 두께는 87Å으로서 상기 제1 방식으로 전 처리했을 경우보다 30Å정도 얇게 형성되는 것을 알 수 있다.
상기 하부전극(50) 전면에 형성되는 전체막의 등가 산화막 두께 Toxeq(전체)는 TO막(52, 53)의 등가산화막 두께인 Toxeq(TO)와 상기 전 처리에 의한 상기 하부전극(50) 계면에 형성되는 계면막의 등가 산화막 두께 Toxeq(계면막)의 합으로 다음와 같이 표현할 수 있다. 즉,
Toxeq(전체) = Toxeq(계면막) + Toxeq(TO) (Ⅵ)
또한, 상기 TO막(52, 53)의 유전율은 실리콘 산화막(SiO2)보다 6배정도 높다. 따라서 제2 방식으로 전 처리 했을 때의 상기 TO막(53)의 두께 감소는 상기 제1 및 제2 방식에 의한 전 처리에 의한 상기 하부전극(50) 상에 형성되는 계면막의 등가산화막 두께 Toxeq(계면막)는 그 기여두께가 동일하다고 가정하면 실제 Toxeq(전체)를 5Å정도 감소시키는 결과를 나타낸다. 이러한 결과는 도 1의 결과와 잘 일치하나 이 경우에는 상기 Toxeq(계면막)의 전체 등가산화막 두께인 Toxeq(전체)에 대한 비율이 상기 각 전 처리 방식에서 동일하다는 가정이 포함되어 있다. 이러한 가정을 확인하기 위해 본 발명은 다음과 같은 실험을 하였다. 즉, 하부전극을 상기 제1 방식으로 처리한 후의 상기 TO막의 두께를 실제 상기 제2 방식으로 전 처리 한 경우의 TO막 두께와 일치 시킨 85Å, 100Å 및 125Å으로 변화시키면서 상기 TO막의 Toxeq를 조사하였다. 이 결과를 도 14에 도시하였다.
도 14를 참조하면, 상기 제1 방식의 전 처리공정에서 상기 TO막의 두께를 85Å∼125Å으로 변화시키는 경우에도 실제 상기 TO막의 Toxeq의 변화는 39Å정도로서 거의 변화가 없는 것을 알 수 있다. 여기에서 상기 전 처리 방식에 관계없이 상기 TO막의 Toxeq가 1Å정도 얇은 것은 lot to lot variation이다. 이와 같은 결과는 도 12 및 도 13에서 보여준 상기 TO막의 두께 차이가 실제적으로 전체 Toxeq(이하, Tt라한다)에 기여하는 정도는 미미한 것을 알 수 있다. 즉, 상기 제2 방식으로 전 처리를 실시한 후 125Å의 두께로 형성한 상기 TO막의 Toxeq와 제1방식으로 전 처리를 실시한 후 100Å의 두께로 형성한 상기 TO막의 Toxeq는 거의 동일함에도 불구하고 상기 Tt의 차이가 발생한다. 이와 같이 TO막의 등가산화막 두께의 차이가 미미함에도 불구하고 상기 Tt의 차이가 발생하는 것은 상기 각 전 처리방식에 따라 상기 하부전극을 전 처리한 후 TO막을 형성하고 건식 산화(dry oxidation)공정을 수행하여 상기 하부전극 상에 실리콘 산화막을 형성시킨다고 하더라도 상기 전처리 조건에 따라 상기 Tt는 영향을 받는 다는 것을 의미한다. 곧, 상기 설정했던 전 처리방식 차이에 의한 하지막 막질 변화에 따른 상기 TO막의 두께변화와 이에 따라 상기 Tt가 변화하리라는 가정은 실제 전 처리 방식의 차이에 따라 상기 TO막의 두께가 변화하기는 하지만, 도 14에서 도시한 바와 같이 그 등가산화막 두께의 차이가 미미하여 적당하지 않은 가정임을 알 수 있다.
하부전극상에 TO막이 형성된 후 후속 고온 열처리 공정이 진행 되는 동안에 상기 TO막 상기 하부전극의 계면막간에는 화학 반응이 일어난다. 상기 화학반응은 상기 TO막을 형성하기 전에 상기 하부전극의 계면의 전 처리 방식에 따라 차이가 있다. 상기 화학반응에 의해 상기 TO막이 어떠한 영향을 받는지를 설명한다.
상기 하부전극을 제1 방식으로 전 처리하는 경우에는 상기 하부전극의 전면에는 상술한 바와 같이 나이트라이드막이 형성된다. 그리고 상기 하부전극을 제2 방식으로 전 처리하는 경우에는 상기 하부전극의 전면에는 SiON막 또는 SiO2막이 형성될 가능성이 높다. 따라서 이를 확인하기 위해 본 발명은 XPS를 사용하여 전 처리변화에 의한 상기 TO막과 계면막간의 결합상태변화를 조사하였다. 도 15 및 도 16은 전 처리 조건에 따라 TO막을 40Å정도로 얇게 형성한 후 800℃에서 30분동안 산소분위기로 열 처리한 상기 TO막을 XPS를 사용하여 분석한 것이다. 도 15는 실리콘원자의 2P 에너지 준위의 결합에너지 피크(peak)를 나타낸 도면이다. 도 15에서 참조번호 "54"는 RTN + RTO공정으로 전 처리한 경우이고 참조번호 "56"은 제1 방식만으로 전 처리 한 경우이다.
도 15를 참조하여 전 처리 방식에 따른 Si-Si결합(결합에너지 :99.5eV)과 Si-O결합(결합에너지:103.4eV)세기를 비교해 보면, 상기 제1방식으로 전 처리할 때가 상기 제2 방식으로 전 처리할 때 보다 상기 Si-O결합의 세기가 상대적으로 상기 Si-Si결합 세기보다 더 크게 나타나고 있다(실제, XPS분석시 차아징(charging)의 영향에 의해 피크의 이동이 발생되어 있다). 이는 증착되어 있는 TO막의 두께가 상기 각 전 처리방식에서 동일하다면, 상기 제1 방식으로 상기 하부전극을 전 처리할 때가 상기 TO막과 계면막간에 더 많은 양의 Si-O결합이 존재한다는 것을 의미한다. 그러나 도 12 및 13에서 본 바와 같이 상기 TO막의 두께는 상기 전 처리방식에 따라 달라진다. 따라서 실제로 XPS분석을 할 때, 상기 TO막에 엑스 선(X-ray)이 침투되는 영역이 정확히 일치하지 않으므로 직접적인 비교는 어렵다. 따라서 상기 TO막과 계면막간의 결합상태분석을 위해 도 16의 산소원자의 1S의 에너지준위 피크를 이용하는 것이 바람직 할 것이다. 도 16에서 참조번호 "58"은 상기 하부전극을 상기 제2방식으로 전 처리한 경우이고, 참조번호 "60"은 상기 하부전극의 전 처리를 상기 제1 방식으로 실시한 경우이다. 도 16을 참조하면, 상기 제2 방식으로 전 처리하는 것이 상기 제1 방식으로 전 처리하는 것 보다 피크의 폭이 넓을 뿐만 아니라 상기 피크의 폭은 더 높은 결합에너지 범위에 걸쳐 있다. 이러한 결과로 미루어볼 때, 상기 제2 방식으로 전 처리하는 것이 상기 TO막과 계면사이에서 더 많은 Si-O결합이 형성됨을 알 수 있다. 상기 하부전극을 상기 제1 방식으로 전 처리 하는 경우 상기 계면막에 존재하는 실리콘은 후속 고온 열 처리 이후에도 안정된 Si-O결합을 형성하기보다는 따른 결합을 형성할 가능성이 많다. 즉, 상기 나이트라이드막은 상기 TO막을 형성한 후 실시되는 산소분위기에서의 고온 열처리 공정에서 상기 TO막을 통해 상기 계면막으로 확산되는 산소에 의해 충분히 산화되지 않음을 나타낸다(본 발명에서 실시한 실험에서 상기 제1 방식으로 하부전극을 전 처리하는 경우에 실리콘이 풍부한 나이트라이드막이 형성되는 것을 상기 XPS를 통하여 확인하였다).
그러나, 상기 하부전극을 상기 제2 방식으로 전 처리하는 경우에는 전 처리의 첫 단계인 RTN 공정에서는 상기 하부전극의 계면에는 실리콘 리치(Si-rich)층을 포함하는 나이트라이드막이 형성된다. 상기 전 처리 첫 단계인 RTN공정에서 형성되는 상기 나이트라이드막에서 상기 실리콘 리치층은 상기 제2 방식에 의한 전 처리두번째 단계인 RTO공정에서 완전히 산화되어 제거된다. 이를 확인하기 위해 상기 제1 및 제2 방식으로 상기 하부 전극을 전 처리한 다음, 기존의 공정들을 실시한다. 이어서 FT-IR를 사용하여 상기 TO막과 계면층사이에 형성되는 결합상태를 조사하였다.
도 17은 상기 제1 및 제2 방식의 전 처리에 따른 FT-IR의 분석결과를 나타낸 도면이다. 구체적으로는 아무런 패턴이 형성되지 않은 각각의 실리콘 웨이퍼를 상기 제1 및 제2 방식으로 전 처리 한 후 그 전면에 120Å의 TO막을 형성하고 자외선-오존(UV-O3)처리와 후속 고온 산소열처리를 실시한 후의 상기 TO막과 계면막사이의 결합상태를 FT-IR을 이용하여 조사한 결과를 나타내는 도면이다. 도 17을 참조하면, 참조번호 "62"는 커패시터의 하부전극을 상기 제1 방식으로 전 처리한 경우의 상기 TO막과 계면막사이의 결합상태를 FT-IR을 이용하여 분석한 결과를 나타내는 적외선 흡수곡선이다. 그리고 참조번호 "64"는 상기 제2 방식으로 전 처리한 경우의 상기 TO막과 계면막사이의 결합상태를 FT-IR을 이용하여 분석한 결과를 나타내는 적외선 흡수곡선이다.
일반적으로 Si-O결합은 1075㎝-1, 450㎝-1, 800㎝-1근처에서 피트가 나타난다. 그리고 Si-N결합은 830㎝-1-835㎝-1, 870㎝-1-880㎝-1근처에서 강한 피크가 나타나고, 920㎝-1, 1015-1020㎝-1에서 약한 피크가 나타난다.
도 17을 참조하면, 상기 전 처리방식에 관계없이 상기 적외선 흡수곡선(62, 64)은 1050㎝-1근처에서 제1 피크(66)가 나타나는데, 상기 제1 피크(66)가 Si-O결합이라 여겨진다. 도 17의 상기 하부전극을 상기 제2방식으로 전 처리했을 경우의 적외선 흡수곡선(64)을 보면, 800㎝-1∼1100㎝-1에서 따른 피크에 비해 상대적으로 크고 뚜렷한 피크를 보여준다. 반면, 상기 하부전극을 상기 제1 방식으로 처리한 경우의 적외선 흡수곡선(62)은 834㎝-1,933㎝-1에서 피크가 발생되는데, 이러한 피크는 Si-N 혹은 Si-ON결합에 의한 피크로 생각된다. 상기 제1 및 제2 방식으로 상기 하부전극을 전 처리한 경우를 나타내는 도 17의 두 적외선 흡수곡선(62, 64)을 비교해볼 때, 상기 제1 방식으로 상기 하부전극을 전 처리할 때가 상기 제 2방식으로 전 처리할 때보다 Si-N 혹은 Si-ON피크가 상대적으로 더 많이 존재함을 알 수 있다. 도 16 및 도 17의 결과로부터 상기 하부전극을 상기 제1 방식으로 전 처리한 경우에는 상기 하부전극의 계면에 형성되는 실리콘-리치 나이트라이막의 실리콘-리치는 상기 TO막을 형성한 후에 실시되는 고온 산소 열처리공정에서 안정된 Si-O결합을 이루지 못하고 있음을 알 수 있다. 이러한 결과는 상기 실리콘-리치 나이트라이드막이 상기 고온 산소 열처리공정에서 산소와 반응하기보다는 따른 물질과 먼저 반응하기 때문이라고 생각된다. 상기 TO막과 계면막사이에서 일어날 수 있는 반응들은 상기 (식 1) 내지 (식 5)에서 볼 수 있다. 상기 (식 1) 내지 (식 5)에서 상기 (식1)과 (식 2)는 상기 TO막을 형성한 후에 실시되는 산소 분위기에서의 고온 열처리시에 산소 확산에 의해 상기 계면막에서 일어날 수 있는 반응을 나타낸다. 그리고 상기 (식 3), (식 4) 및 (식 5)는 각각 상기 게면막에 존재할 수 있는 물질인 질화막, 실리콘 산화막 및 실리콘과 상기 TO막의 TO와의 반응을 나타낸 반응식이다. 상기 하부전극을 제1방식으로 전처리하는 경우에는 상술한 바와 같이 상기 하부전극의 계면에는 실리콘-리치 나이트라이드막이 형성된다. 따라서 상기 (식 3)과 (식 4)가 일어날 수 있다. 하지만, 상기 (식 4)는 생성에너지가 도 11에 도시한 바와 같이(+) 값이다. 따라서 열역학적으로 일어날 수가 없는 반응이다. 그러나 상기(식 3)은 열 역학적으로 안정한 반응으로 용이하게 일어날 수 있다. 특히 상기(식 3)이 용이하게 일어날 수 있는 반응이라는 것은 상기 TO막이 커패시터의 상, 하부전극인 도핑된 폴리실리콘층과 반응하는 것을 방지하기 위해 상기 하부전극의 전면에는 계면막을 형성하고 상기 상부전극과 TO막 사이에는 장벽층으로써 티타늄 나이트라이드막을 형성하는 이유와 그 맥을 같이한다. 따라서 상기 하부전극을 제1 방식으로 전 처리하는 경우에는 상기 TO막과 계면막 사이에는 상기 실리콘-리치 나이트라이드막내에 존재하는 실리콘과 상기 TO막이 반응하여 탄탈륨(Ta)층이나 탄탈륨-리치(Ta-rich) 층이 형성된다. 이 부분에서 상기 TO막의 유전율이 감소되므로 상기 TO막의 Toxeq가 증가되는 것으로 판단된다. 그러나, 상기 하부전극을 제2 방식으로 전 처리하는 경우에는 상기 F실리콘-리치 나이트라이드막내의 실리콘은 상기 제2 방식의 전 처리 두 번째 단계인 RTO공정에서 완전히 산화되어 실리콘 산화막으로 된다. 따라서 표2를 참조하면, 상기 제2 방식에 의한 전 처리의 경우에는 상기 TO막과 계면막사이에서 일어날 수 있는 가능한 반응은 반응식 (4)와 (5)이다. 하지만, 상기 반응식(4)와 (5)의 생성에너지는 도 11에 도시한 바와 같이 그 생성에너지가(+)값을 갖는다. 따라서 상기 반응식(4)와(5)는 실제로 일어나는 반응이 아니다. 즉, 상기 TO막과 접하고 있는 실리콘 산화막이나 질화막은 상기 TO막에 비해 산화포텐셜(oxidation potential)이 높기 때문에 상기 제2 방식으로 상기 하부전극을 전 처리하는 경우에는 상기 TO막과 접하는 상기 계면막은 안정한 상태로 있게 된다.
도 18 및 도 19는 지금까지의 설명을 개략적으로 도시화한 도면이다. 구체적으로, 상기 도 18은 본 발명에 의한 반도체장치의 커패시터 제조방법에 있어서 전 처리 조건의 변화에 의한 고 유전막의 등가산화막의 변화를 입체적으로 나타낸 그래프이고, 도 19는 본 발명에 의한 반도체장치의 커패시터 제조방법에 있어서 전 처리조건의 변화에 의한 유전막의 누설전류의 변화를 입체적으로 나타낸 그래프이다.
상기 제2 방식에 의한 전 처리에서 두 번째 단계인 RTO공정은 상술한 바와 같이 상기 제2 방식의 첫 번째 단계인 RTN공정에서 형성된 실리콘-리치 나이트라이드막에서 여분의 실리콘을 실리콘 산화막으로 변화시켜서 상기 TO막과 접하는 계면을 안정한 계면이 되게 한다. 이러한 설명을 바탕으로 상기 전 처리의 제2 방식에서 상기 RTO공정의 시간과 온도를 증가시켜 실리콘 산화막의 두께를 증가시키는 상기 계면안정화에 더욱 큰 효과가 있을 것으로 예상할 수 있다. 이를 확인하기 위해 본 발명은 상기 전 처리 제2 방식의 RTO공정의 시간과 온도를 증가시켜 실리콘 산화막의 두께를 증가시킨 뒤 TO막의 등가산화막 두께 Toxeq와 누설전류를 조사하였다. 이 결과를 나타낸 것이 상기 도 18 및 도 19이다. 도 18에는 도면이 입체적으로 도시되어 있는데, 가로 축은 상기 전 처리의 제2 방식의 RTO공정 조건(온도 및 시간)을 나타내고 세로 축은 상기 전 처리의 제2 방식의 RTN공정 조건(공정시간과 온도)을 나타내며, 높이는 상기 TO막의 등가 산화막 두께(Toxeq)를 나타낸다.
도 18을 참조하면, 상기 전 처리 제2 방식의 RTO공정의 온도와 시간을 함께 증가시키면 상기 TO막의 Toxeq는 감소되는 것을 알 수있다. 이 결과는 상기 전 처리 제2 방식의 RTN공정조건과는 무관하며, 동일한 경향을 갖는 것으로 상술한 내용과 일치한다.
도 19의 가로 축은 상기 전 처리 제2 방식의 RTO공정 조건(온도 및 시간)을 나타내고 세로 축은 상기 제2 방식의 전 처리에서 RTN공정 조건(공정시간과 온도)을 나타내며, 높이는 상기 TO막의 누설전류를 나타낸다.
도 19를 참조하면, 상기 제2방식의 전 처리에서 RTO공정의 온도와 시간을 증가시킴에 따라 누설전류의 증가는 적으나 상기 제2 방식의 전 처리에서 RTN공정의 온도와 시간을 증가시킴에 따라 누설전류의 증가폭은 커진다.
이상, 본 발명에 의한 반도체장치의 커패시터 제조방법은 고 유전막으로서 TO막을 사용한다. 그리고 상기 TO막을 형성하기 전에 종래 기술에 의한 반도체장치의 커패시터 제조방법에서는 RTN공정만으로 전 처리한 커패시터의 하부전극을 RTO + RTN방식으로 전 처리한다. 이 결과 상기 TO막을 형성한 후 계속되는 고온 열처리 공정에서 상기 TO막과 상기 하부전극의 계면에 형성된 계면막간의 반응을 방지할 수 있다.
이에 따라 본 발명에 의한 커패시터 제조방법으로 제조된 커패시터는 종래에 비해 더욱 얇은 두께를 가지면서도 안정된 누설전류 특성을 갖고 있으므로 고 집적화에 유리하다.
본 발명은 상기 실시예에 한정되지 않으며, 많은 변형이 본 발명의 기술적 사상내에서 당분야에서의 통산의 지식을 가진자에 의하여 실시가능함은 명백하다.

Claims (11)

  1. 반도체기판과 연결되는 도전성플러그를 포함하는 층간절연막 상에 제1 도전층을 형성하는 제1 단계; 상기 제1 도전층 전면에 나이트라이드(nitride)막을 형성하는 제2 단계; 상기 나이트라이드막을 산화시키는 제3 단계; 상기 결과물 전면에 고 유전막으로서 오산화 이 탄탈륨(Ta2O5)막을 형성하는 제4 단계; 상기 고 유전막 전면에 장벽층을 형성하는 제5 단계; 및 상기 장벽층 전면에 제2 도전층을 형성하는 제6 단계를 포함하는 것을 특징으로 하는 반도체장치의 커패시터 제조방법.
  2. 제1항에 있어서, 상기 제2 단계에서 상기 나이트라이드막은 RTN(Rapid Thermal Nitridation)방식으로 형성하는 것을 특징으로 하는 반도체장치의 커패시터 제조방법.
  3. 제2항에 있어서, 상기 RTN방식에서는 급속열 처리(Rapid Thermal Processing:이하, RTP라 한다) 노(furnace)를 사용하는 것을 특징으로 하는 반도체장치의 커패시터 제조방법.
  4. 제2항에 있어서, 상기 RTN방식은 진공 로드 락(vacuum load lock)이나 질소 퍼지(N2purge)를 이용하는 설비에서 진행하는 것을 특징으로 하는 반도체장치의 커패시터 제조방법.
  5. 제2항에 있어서, 상기 RTN방식은 800℃∼900℃에서 10초∼200초동안 진행하는 것을 특징으로 하는 반도체장치의 커패시터 제조방법.
  6. 제1항에 있어서, 상기 제2 단계에서는 질소가스(N2), 암모니아(NH3) 및 질소가스(N2)로 이루어진 일군중 선택된 어느하나를 사용하여 상기 제1 도전층 상에 나이트라이드막을 형성하는 것을 특징으로 하는 반도체장치의 커패시터 제조방법.
  7. 제1항에 있어서, 상기 제3 단계에서는 RTO(Rapid Temperature Oxidation)방식으로 상기 나이트라이드막을 산화시키는 것을 특징으로 하는 반도체장치의 커패시터 제조방법.
  8. 제7항에 있어서, 상기 RTO방식은 진공 로드 락(vacuum load lock)이나 질소 퍼지(N2purge)를 이용하는 설비에서 진행하는 것을 특징으로 하는 반도체장치의 커패시터 제조방법.
  9. 제7항에 있어서, 상기 RTO방식은 800℃∼900℃에서 10초∼200초동안 진행하는 것을 특징으로 하는 반도체장치의 커패시터 제조방법.
  10. 제1항에 있어서, 상기 제1 및 제2 도전층은 인-시츄 도핑된 폴리실리콘층으로 형성하는 것을 특징으로 하는 반도체장치의 커패시터 제조방법.
  11. 제1항에 있어서, 상기 장벽층은 티타늄 나이트라이드(TiN)막으로 형성하는 것을 특징으로 하는 반도체장치의 커패시터 제조방법.
    ※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.
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