KR100297722B1 - 반도체소자의커패시터제조방법 - Google Patents

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Abstract

본 발명은 반도체 소자의 커패시터를 제조하는 방법으로서, 본 발명에 따르면, 반도체 기판의 활성 영역상에 하부 적극막을 형성한다. 그리고 하부 적극막표면에 반구형 입자층을 형성한 후에, 이 반구형 입자층상에 산화막을 20Å 이하의 두께로 형성한다. 이를 위하여 하부 전극막을 대기중에 일정 시간동안 노출시켜 자연 산화막을 형성하거나, 또는 반응 챔버내에서의 일정 가스 분위기에서 산화막을 형성할 수도 있다. 이어서, 산화막상에 산화 억제막으로서의 질화막, 유전체막으로서의 탄탈륨 산화막 및 상부 전극막을 순차적으로 형성한다.
본 발명에서와 같이, 하부 전극막을 형성한 후에 산화막을 인위적으로 형성함으로써 누설 전류 특성이 개선된다.

Description

반도체 소자의 커패시터 제조 방법
본 발명은 반도체 소자의 커패시터 제조 방법에 관한 것으로서, 특히 고유전율을 갖는 물질을 유전체막으로 사용하는 반도체 소자의 커패시터 제조 방법에 관한 것이다.
반도체 소자의 고 집적화에 따라 메모리 소자를 구성하는 메모리 셀의 크기도 작아지고 있다. 이에 따라 메모리 셀의 기본 구성 요소들 중의 하나인 커패시터의 형성 영역도 점점 작아지고 있다. 메모리 셀의 커패시터는 데이터 저장 수단으로서 적정한 데이터 수용 능력을 갖고 있어야 하지만, 고 집적화에 따라 저장할 수 있는 한계 용량은 점점 작아지고 있다. 이와 같은 난점을 극복하기 위한 방법으로서 커패시터의 형태 전환이 요구되었고, 이러한 요구에 부응하는 새로운 형태가 제시되었다. 즉, 커패시터의 형태가 기존에는 주로 평면형이었으나, 고 집적화에 따라 제한된 영역에서 충분한 커페시턴스를 확보하기 위하여 핀(Pin), 실린더 (cylinder) 또는 트렌치(trench)와 같은 입체적인 구조들로 그 형태가 바뀌었다. 그러나 이러한 커패시터의 외형적인 변화는 반도체 기술의 발전에도 불구하고 어느 정도의 한계가 있다. 따라서 작은 부피의 커패시터에서도 메모리 셀의 동작을 충분히 지원할 수 있을 정도의 커패시턴스를 확복하기 위한 다른 방법으로서 커패시터를 구성하는 재료적인 측면으로의 접근 방법들이 연구되었고, 이에 따라 유전체막의 물질 개선에 관심을 갖기 시작하였다.
커패시턴스를 증가시킬 수 있는 방법으로는 커패시터의 전극 면적을 증가시키거나, 전극의 거리를 가깝게 하거나, 또는 유전체막의 유전율을 높이는 방법들이 있다. 이와 같은 방법들 중에서 커패시터의 적극 면적을 증가시키기 위한 방법으로서 반구형 그레인(Hemi-Spherical Grain; 이하 HSG)구조로 하부 전극 표면을 형성하는 방법이 제안된 바 있으며, 유전체막의 유전율을 높이는 방법으로서 상대 유전율이 약 24인 오산화 이탄탈륨(Ta2O5) 또는 상대 유전율이 약 600인 BaSrTiO3(이하, "BST"라 함)와 같이 고유전율을 갖는 물질을 유전체막 재료로 사용하는 방법이 급속도로 연구되고 있다. 상기 오산화 이탄탈륨은 BST와 같은 강유전체 물질에 비해 유전율은 낮지만 폴리실리콘용 하부 전극으로 사용하는 일반적인 공정에 쉽게 적용할 수 있다는 장점을 갖고 있으므로 현재 상용화에 더 근접하고 있는 물질이다. 그러나 탄탈륨 산화막은 상대적으로 작은 밴드 갭으로 인하여 누설 전류가 높은 단점이 있다. 따라서 탄탈륨 산화막을 커패시터의 유전체막으로 사용하기 위해서는 누설 전류 특성을 개선하여야 할 필요가 있다.
종래에는 탄탈륨 산화막을 형성한 후에 산소 분위기에서의 열처리를 수행하여 탄탈륨 산화막내의 산소 결핍을 보충함으로써 탄탈륨 산화막의 누설 전류 특성을 개선하였다. 그런데 이와 같은 산소 부위기에서의 열처리 공정은 하부 전극인 실리콘막과 탄탈륨 산화막 사이에 계면 산화막을 형성시키고, 이 계면 산화막이 실리콘 하부 전극의 상부 일정 영역상에서의 불순물 농도를 저하시켜서 일정 조건에서 전체 커패시턴스를 떨어뜨린다. 이를 방지하기 위해서는 실리콘 하부 전극과 탄탈륨 산화막 사이에 질화막과 같은 산화 억제막을 형성시켜서 후속 공정인 산소분위기의 열처리 공정에 의해 형성되는 계면 산화막의 두께를 조절하였다.
그런데, 상기 하부 전극의 표면을 반구형 그레인 구조와 같은 요철 형태로 형성시키는 경우에는 탄탈륨 산화막의 형성이 불균일하게 되고, 또한 후속 산소 분위기에서의 열처리 공정에 의해 형성되는 계면 산화막도 불균일하게 형성됨으로써 누설 전류가 증가하는 문제가 있다.
본 발명이 이루고자 하는 기술적 과제는 고유전율을 갖는 물질로 이루어진 유전체막의 누설 전류 특성을 개선하는 반도체 소자의 커패시터 제조방법을 제공하는 것이다.
도 1은 본 발명에 따른 반도체 소자의 커패시터 제조 방법을 설명하기 위한 플로우 챠트이다.
도 2 내지 도 7은 본 발명에 따른 반도체 소자의 커패시터 제조 방법을 설명하기 위한 단면도들이다.
도 8은 도 1의 단계 100 내지 단계 400까지 수행한 후에 커패시턴스를 나타내 보인 그래프이다.
도 9는 도 1의 단계 100 내지 단계 400까지 수행한 후의 누설 전류를 나타내 보인 그래프이다.
도 10은 도 9의 전압 1.5V에서 4.5V 사이의 구간을 확대한 그래프이다.
도 11은 도 1의 단계 100 내지 단계 400까지 수행한 후의 초대 커패시턴스와 최소 커패시턴스의 비를 나타내 보인 그래프이다.
도 12 및 도 13은 도 1의 단계 100 내지 단계 400까지 수행한 후의 XPS 분석결과를 나타내 보인 그래프이다.
도 14 내지 도 16은 도 1의 단계 100 내지 단계 700까지 수행한 후의 XPS 분석결과를 나타내 보인 그래프들이다.
도 17은 종래 기술에 따른 하부 전극막/산화 억제막/탄탈륨 산화막과 본 발명에 따른 하부 전극막/산화 억제막/탄탈륨 산화막의 두께를 비교해보기 위해 나타낸 보인 단면도이다.
도 18은 본 발명에 따라 제조된 커패시터를 실제 소자에 실장한 경우의 브레이크다운 전압 특성을 나타내 보인 그래프이다.
도 19는 본 발명에 따라 제조된 커패시터를 실제 소자에 실장한 경우의 불량발생 정도를 나타내 보인 그래프이다.
도 20은 본 발명의 다른 실시예에 따른 반도체 소자의 커패시터 제조방법을 위한 플로우 챠트이다.
도 21 및 도 22는 본 발명의 다른 실시예에 따른 반도체 소자의 커패시터 제조방법을 설명하기 위한 단면도이다.
도 23은 본 발명의 다른 실시예에 따라 제조된 커패시터의 누설 전류 특성을 나타내 보인 그래프이다.
〈도면의 주요 부분에 대한 부호의 설명〉
10,20 : 실리콘 기판 11,21 : 층간 절연막
12,22 : 도전성 플러그 13,23 : 하부 전극막
13' : 반구형 입자층 14,24 : 산화막
15 : 산화 억제막 16,25 : 탄탈륨 산화막
17,26 : 상부 전극막
상기 기술적 과제를 달성하기 위하여, 본 발명의 일 실시예에 따른 반도체 소자의 커페시터 제조방법에 따르면, 반도체 기판의 활성 영역상에 하부 전극막을 형성한다. 그리고 상기 하부 전극막 표면에 반구형 입자층을 형성한 후에, 상기 반구형 입자층이 형성된 하부 전극막에 불순물 이온들을 주입한다. 이어서 상기 반구형 입자층상에 산화막을 20Å 이하의 두께로 형성한다. 다음에 상기 산화막 위에 산화 억제막으로서의 질화막을 순차적으로 형성한다. 그리고 질화막상에 유전체막으로서 탄탈륨 산화막을 형성하고, 상기 유전체막상에 상부 전극막을 형성한다.
본 발명에 있어서, 상기 하부 전극막에 불순물 이온, 예컨대 포스포러스를 주입하는 단계를 더 포함하는 것이 바람직하다.
상기 산화막 형성 방법으로서 상기 하부 전극막을 4시간 이하의 시간동안 대기중에 노출시키거나, 화학 기상 증착법을 사용할 수도 있다. 또한 상기 산화막을 형성시키기 위하여 상기 질화막 형성을 위한 반응 챔버내의 O2N2O 또는 O3분위기에서 상기 하부 전극막을 노출시키는 방법을 사용할 수도 있다.
상기 기술적 과제를 달성하기 위하여, 본 발명의 다른 실시예에 따른 반도체 소자의 커패시터 제조방법에 따르면, 반도체 기판의 활성 영역상에 하부 전극막을 형성한다. 그리고 상기 하부 전극막상에 소정 두께의 산화막을 형성한다. 이어서 상기 산화막 전면에 플라즈마를 이용하여 불순물 이온들을 주입한다. 그리고 상기 산화막상에 유전체막으로서 탄탈륨 산화막을 형성하고, 상기 유전체막상에 상부 전극막을 형성한다.
여기서, 상기 하부 전극막 표면에 반구형 입자층을 형성하는 단계를 더 포함하는 것이 바람직하다.
상기 산화막의 두께는 10Å 이하가 되도록 하는 것이 바람직하다.
이하 첨부한 도면들을 참조하여 본 발명의 바람직한 실시예를 설명함으로써 본 발명을 상세하게 설명한다. 그러나 본 발명은 이하에서 개시되는 실시예에 한정 되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시예들은 본 발명의 개시가 완전하도록 하며, 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이다. 첨부된 도면에서 여러 막과 영역들의 두께는 명료성을 위해서 강조되었다. 또한 어느 한 막이 다른 막 또는 기판 위에 존재하는 것으로 지칭될 때, 다른 막 또는 기판 바로 위에 있을 수도 있고, 층간막이 존재할 수도 있다. 도면에서 동일 참조 부호는 동일 부재를 나타낸다.
도 1은 본 발명의 일 실시예에 따른 커패시터 제조 방법을 설명하기 위한 플로우 챠트이고, 도 2 내지 도 7은 본 발명의 일 실시예에 따른 커패시터 제조 방법을 설명하기 위한 단면도들이다.
도 1에 도시된 플로우 챠트와 도 2 내지 도 7에 도시된 단면도들을 참조하면, 먼저 표면에 반구형 입자층을 갖는 하부 전극막을 형성한다(단계 100). 즉, 도 2에 도시된 바와 같이, 반도체 기판(10)상에 형성된 층간 절연막(11)에는 반도체 기판(10)의 활성 영역과 연결된 도전성 플러그(12)가 개재된다. 이와 같은 구조체상에 하부 전극막(13)이 상기 도전성 플러그(12)와 직접 접촉되어 형성된다. 하부 전극막(13)은 다른 도전층을 통하여 상기 도전성 플러그(12)와 연결될 수도 있다. 하부 전극막(13)으로는 도핑된 실리콘막, 전도성 있는 금속막, 금속 산화막, 금속 질화막 또는 금속 산화 질화막 등을 사용할 수 있으나 이에 한정되지는 않는다. 한편, 하부 전극막(13)의 표면에는 반구형 입자층(13')이 형성되는데, 이는 유효 표면적을 증가시켜 전체 커패시턴스를 증가시키기 위해서이다. 상기 반구형 입자층(13')을 형성시키는 방법으로 통상의 HSG 실리콘막을 형성시키는 방법을 사용할 수 있다.
상기 하부 전극막을 형성한 후에는, 도 3에 도시된 바와 같이, 하부 전극막(13) 전면에 불순물 이온들, 예컨대 포스포러스(Phosporus: P)를 주입한다(단계 200). 하부 전극막(13)에 주입된 포스포러스는 하부 전극막(13) 상부에서의 불순물 농도를 증가시킨다. 하부 전극막(13) 상부에서의 불순물 농도가 증가함에 따라, 상부 전극에 네가티브 전압이 인가되는 경우에 전체 커패시턴스가 감소하는 현상을 억제할 수 있다. 보다 구체적으로 설명하면, 상부 전극에 네가티브 전압이 인가되면 하부 전극막(13) 상부에는 공핍층이 형성된다. 이 공핍층은 유전체막과 직렬로 연결된 커패시터의 역할을 하게 되므로 전체 커패시턴스를 감소시킨다. 그런데, 널리 알려진 바와 같이, 공핍층은 불순물 농도가 낮을수록 깊게 형성된다. 따라서 이와 같이 전체 커패시턴스를 감소시키는 공핍층을 줄이기 위해서는 하부 전극막(13) 상부에서의 불순물 농도를 증가시킬 필요가 있으며, 이에 따라 본 단계에서와 같은 포스포러스 주입 공정이 사용된다.
하부 전극막(13) 전면에 포스포러스를 주입하는 방법으로는 열적으로 포스포러스를 주입하는 방식(이하 열적 PHA(PHosphorous Anneal))을 사용할 수 있으며, 또한 플라즈마를 이용하여 포스포러스를 주입하는 방식(이하 플라즈마 PHA)을 사용할 수도 있다. 열적 PHA는 기상 상태의 PH3가스를 반응 가스로 하여 열에너지에 의해 포스포러스 이온들이 하부 전극 내부로 확산되도록 하는 방식이다. 그리고 플라즈마 PHA는 기상 상태의 PH3가스에 플라즈마를 인가하여 PH3가스를 분해시키고, 분해된 이온들에게 방향성을 부여하여 하부 전극 내부로 포스포러스 이온들의 확산을 용이하게 하는 방식이다. 두 방식 모두 PH3유량은 100SCCM∼10SLM, 온도는 400℃∼900℃ 그리고 압력은 0.1torr∼760torr의 공정 조건에서 수행할 수 있으며, 특히 플라즈마 PHA의 경우 플라즈마를 생성시키기 위하여, 13.56㎒의 RF(Radio Frequency) 전력을 공급한다.
하부 전극막(13)의 상부에 포스포러스를 주입시킨 후에는, 도 4에 도시된 바와 같이 하부 전극막(13)상에 산화막(14)을 형성시킨다(단계 300). 이를 위하여, 하부 전극막(13)을 대기중에 소정시간, 예컨대 4시간 정도 노출시킨다. 노출 시간을 더 길게 하면 산화막(14)이 더 두껍게 형성되는데, 산화막(14)의 두께가 너무 두꺼우면 하부 전극막(13) 상부가 더 소모됨에 따라 주입된 포스포러스 농도가 줄어든다. 따라서 이 경우 500℃ 이하의 상온 정도의 저온에서 노출 시간을 4시간 정도로 제한하여 산화막(14)의 두께(d)가 10Å 이하가 되도록 하는 것이 바람직하다. 이외에도 노출 시간이 길어지면 소자 특성이 저하되는데 이에 대해서는 후술하기로 한다.
상기 산화막(14)을 자연 산화막으로 형성하지 않고, 다른 방법으로도 형성할 수도 있다. 예를 들면, 이전 단계인 포스포러스 주입이 완료된 후 동일한 반응 챔버내에서 연속적으로 산화막을 형성시킬 수도 있다. 이 경우에는 산화막(14)이 형성되면서 하부 전극막(13)의 소모가 자연 산화막을 형성하는 경우보다 줄어들므로 더 두꺼운 산화막(14)을 형성해도 되는데, 바람직하게는 20Å 이하의 두께(d)를 갖도록 한다. 이외에도, 화학 기상 증착(Chemical Vapor Deposition)법을 사용하여 산화막(14)을 형성할 수도 있다. 이 경우에 형성되는 산화막(14)은 SiO2막 또는 SiON 막이며, 그 두께(d)는 20Å 이하이다.
다음에는, 도 5에 도시된 바와 같이, 산화막(14)상에 산화 억제막(15)으로서의 질화막을 형성한다(단계 400). 산화 억제막(15)의 형성 방법으로서는 RTN(Rapid Thermal Nitridation)법 또는 RTO(Rapid Thermal Oxidation)법을 사용하거나, 또는 RTN법과 RTO법 모두 사용할 수도 있다. 이때 성장되는 산화 억제막(15)은 산화막(13)에 의해 SiON의 조성을 가지며 이후에 SiON막상에 형성되는 탄탈륨 산화막의 증착 두께에 영향을 미치게 되는데, 이는 뒤에 상세히 설명하기고 한다. 상기 산화 억제막(15)은 화학 기상 증착법을 사용하여 형성할 수도 있으며, 이 때 형성되는 막은 실리콘 산화막, 실리콘 질화막 또는 실리콘 산화 질화막이나, 이에 한정되지는 않는다. 산화 억제막(15)은 증착될 탄탈륨 산화막과 하부 전극막(13) 사이의 반응 또는 확산을 방지하여 유전체막인 탄탈륨 산화막의 열화를 억제하고, 또한 소자 동작시 탄탈륨 산화막에 직접 인가되는 전계를 분산시키는 역할을 함으로써 누설 전류를 감소시킨다. 더욱이, 후속 공정인 산소 분위기에서의 열처리 공정에서의 산화막의 성장을 조절할 수 있도록 함으로써 누설 전류를 제어할 수 있도록 한다.
상기 단계 200 내지 단계400까지의 공정은 동일한 반응 챔버내에서 인-시튜(in-situ)로 진행하는 것이 바람직한데, 그 이유로는 진공 상태를 계속 유지할 수 있으므로 각 단계 사이에서의 세정 공정을 생략할 수 있기 때문이다. 그러나 산화막(14)을 자연 산화막으로 형성하고자 하는 경우에는 엑스-시튜(ex-situ)로 진행할 수도 있다.
이어서 도 6에 도시된 바와 같이, 산화 억제막(15)상에 유전체막으로서 탄탈륨 산화막(16)을 형성한다(단계 500). 이를 위하여 Ta(OC2H5)5또는 TaCl5와 같은 유기 금속 물질을 전구체로 하여 반응 챔버내에서 산소와 반응시키는 화학 기상 증착법을 사용할 수 있다.
이와 같이 탄탈륨 산화막(16)을 형성한 후에는 산소 열처리 공정 및 결정화 공정을 수행한다.(단계600,700). 증착된 상태의 탄탈륨 산화막(16)은 치밀하지 않으므로 누설 전류에 취약하다. 따라서 산소 분위기에서의 열처리를 진행하여 탄탈륨 산화막(16)내의 산소 결핍을 보충해 준다. 또한 유전율을 향상시키기 위하여 탄탈륨 산화막(16)을 결정화시키는데, 이는 결정화 탄탈륨 산화막이 비정질 탄탈륨 산화막에 비하여 유전율이 더 크다고 알려져 있기 때문이다. 결정화 공정은 탄탈륨 산화막(16)의 결정화 온도인 650℃ 이상에서 산소 또는 질소 가스 분위기에서의 열처리를 수행함으로써 이루어진다.
이어서, 도 7에 도시된 바와 같이, 탄탈륨 산화막(16)상에 상부 전극막(17)을 형성한다(단계 800). 일반적으로 상부 전극막(17)으로서 도핑된 실리콘을 사용하며, 금속, 금속 산화막, 금속 질화막 또는 금속 산화 질화막 등과 같은 전도성 물질막들을 사용할 수 있다. 최근에는, 장벽층으로서 질화티타늄(TiNx)막을 상부 전극막(17)과 함께 사용하는데, 질화티타늄막은 탄탈륨 산화막(16)과의 반응이 잘 일어나지 않으므로 유전체막의 열화를 억제시켜주는 역할을 한다.
도 8은 포스포러스 주입 공정과 산화 억제막 형성 공정 사이에 산화막을 형성한 경우와 형성하지 않은 경우에서는 커패시턴스 값을 나타내 보인 그래프이다. 도 8에서 참조 부호 "■"는 종래 기술에 따라 산화막을 형성하지 않고 포스포러스 주입과 산화 억제막 형성을 인-시튜로 수행한 경우의 결과이고, 참조 부호 "▲", "●" 및 "◆" 는 본 발명에 따라 포스포러스 주입과 산화 억제막 형성 사이에 자연 산화막을 형성한 경우의 결과를 나타낸다. 특히 참조부호 "▲"로 나타낸 곡선은 자연 산화막을 형성하기 위하여 하부 전극막을 4시간 동안 대기 상태에 노출시킨 경우이고, 참조 부호 "●"로 나타낸 곡선은 하부 전극막을 6시간 동안 대기 상태에 노출시킨 경우이고, 그리고 참조 부호 "◆"로 나타낸 곡선은 하부 전극막을 12시간 동안 대기 상태에 노출시킨 경우를 나타낸다.
도 8에 도시된 바와 같이, 종래 기술에 따라 형성된 커패시터의 커패시턴스는 23-24fF/㎛2의 값을 나타내며, 본 발명에 따라 형성된 커패시터의 커패시턴스는, 4시간동안 노출시킨 경우에는 24-25fF/㎛2로 약간 증가된 값을 나타낸다. 다만, 6시간 또는 12시간 동안 노출시킨 경우에는 오히려 커패시턴스가 감소한다.
도 9 및 도 10은 포스포러스 주입 공정과 산화 억제막 형성 공정 사이에 산화막을 형성한 경우와 형성하지 않은 경우에서의 누설 전류를 나타내 보인 그래프로서, 도 10은 도 9의 1.5V와 4.5V 사이의 구간에서의 누설 전류 곡선을 확대시킨 그래프이다. 도 9 및 도 10에서, 참조부호 "a"로 나타낸 곡선은 종래 기술에 따라 산화막을 형성하지 않고 포스포러스 주입과 산화 억제막 형성을 인-시튜로 수행한 경우의 결과이고, 참조 부호 "b","c" 및 "d"로 나타내 곡선은 본 발명에 따라 포스포러스 주입과 산화 억제막 형성 사이에 자연 산화막을 형성한 경우의 결과를 나타낸다. 특히 참조 부호 "b"로 나타낸 곡선은 자연 산화막을 형성하기 위하여 하부 전극막을 4시간 동안 대기 상태에 노출시킨 경우이고, 참조 부호 "c"로 나타낸 곡선은 하부 전극막을 6시간 동안 대기 상태에 노출시킨 경우이고, 참조 부호 "d"로 나타낸 곡선은 하부 전극막을 12시간 동안 대기 상태에 노출시킨 경우를 나타낸다.
도 9 및 도 10에 도시된 바와 같이, 저전압(0-1V)과 고전압(4.5V 이상)에서의 누설 전류는 차이가 거의 없지만, 중간 영역의 전압(1.2-4.5V)에서는 누설 전류 곡선의 형태가 서로 달라진다는 것을 알 수 있다. 즉, 중간 영역의 전압이 인가될 때, 종래 기술에 따라 형성된 커패시터의 경우에 그 누설 전류 곡선이 약간의 곡률로 구부러지는 바우잉(bowing) 현상이 발생되어 누설 전류 특성이 저하된다. 그러나, 본 발명에 따라 형성된 커패시터의 경우에는 바우잉 현상이 발생되지 않는다. 다만, 산화막 형성을 위한 노출 시간이 서로 다르더라도, 누설 전류 특성은 큰 변화가 없다.
도 11은 포스포러스 주입 공정과 산화 억제막 형성 공정 사이에 산화막을 형성한 경우와 형성하지 않은 경우에서의 최대 커패시턴스와 최소 커패시턴스의 비 (이하 Cmin/Cmax)를 나타내 보인 그래프이다. 최대 커패시턴스(Cmax)는 +1.2V의 전압을 인가했을 때의 커패시턴스이고, 최소 커패시턴스(Cmin)는 -1.2V의 전압을 인가했을 때의 커패시턴스이다. 도 11에서 참조 부호 "■"는 종래 기술에 따라 산화막을 형성하지 않고 포스포러스 주입과 산화 억제막 형성을 인-시튜로 수행한 경우의 결과이고, 참조 부호 "▲", "●" 및 "◆" 는 본 발명에 따라 포스포러스 주입과 산화 억제막 형성 사이에 자연 산화막을 형성한 경우의 결과를 나타낸다. 특히 참조부호 "▲"로 나타낸 곡선은 자연 산화막을 형성하기 위하여 하부 전극막을 4시간 동안 대기 상태에 노출시킨 경우이고, 참조 부호 "●"로 나타낸 곡선은 하부 전극막을 6시간 동안 대기 상태에 노출시킨 경우이고, 그리고 참조 부호 "◆"로 나타낸 곡선은 하부 전극막을 12시간 동안 대기 상태에 노출시킨 경우를 나타낸다.
도 11에 도시된 바와 같이, 종래 기술에 따라 형성된 커패시터와 본 발명에 따라 4시간의 노출 시간을 갖는 커패시터의 Cmin/Cmax은 약 88%로 거의 차이를 보이지 않는다. 그러나, 6시간의 노출 시간을 갖는 경우에는 84%로 감소하고, 12시간의 노출시간을 갖는 경우에는 82%로 급격히 감소한다. Cmin/Cmax값이 감소하게 되면, 네가티브 전압이 인가되었을 경우에 하부 전극막에 공핍층이 더 깊게 형성되어 전체 커패시턴스를 감소시키므로, Cmin/Cmax값은 큰 것이 바람직하다.
도 12 및 도 13은 노출 시간이 길어짐에 따라 Cmin/Cmax값의 감소 원인을 알아 보기 위하여 XPS(X-ray Photoelectron Spectroscopy) 분석 결과를 나타낸 보인 그래프이다. 각 그래프에서 가로축은 결합 에너지를 나타내고, 세로축은 X-선에 의해 초당 방출된 원자 개수(KCPS : Kilo Count Per Second)를 나타낸다. 분석 대상 시료는 종래 기술에 따라 하부 전극막 전면에 포스포러스를 주입한 후에 인-시튜로 산화 억제막을 형성한 구조체와, 본 발명에 따라 하부 전극막 전면에 포스포러스 주입한 하고, 산화막을 형성한 후에 산화 억제막을 형성한 구조체이다. 도 12에서 참조번호 "e"는 종래 기술에 따라 포스포러스 주입과 산화 억제막 형성 사이에 산화막을 형성하지 않은 경우에서 실리콘 원자의 2p 에너지 준위의 결합 에너지를 나타낸 곡선이고, 참조 번호 "f"는 본 발명에 따라 포스포러스 주입과 산화 억제막 형성 사이에 자연 산화막을 형성한 경우에서의 실리콘 원자의 2p 에너지 준위의 결합 에너지를 나타낸 곡선이다. 이 때 자연 산화막을 형성하기 위하여 대기중에 노출시킨 시간은 17시간이다. 그리고 도 13에서 "g"는 종래 기술에 따라 포스포러스 주입과 산화 억제막 형성 사이에 산화막을 형성하지 않은 경우에서 질소 원자의 1p 에너지 준위의 결합 에너지를 나타낸 곡선이고, 참조 번호 "h"는 본 발명에 따라 포스포러스 주입과 산화 억제막 형성 사이에 자연 산화막을 형성한 경우에서의 질소 원자의 1p 에너지 준위의 결합 에너지를 나타낸 곡선이다. 이 때도 마찬가지로 자연 산화막을 형성하기 위하여 대기중에 노출 시간은 17시간이다.
먼저 도 12에 도시된 바와 같이, 종래 기술의 경우 및 본 발명의 경우 모두 폴리 실리콘 결합은 99.7eV의 결합 에너지를 가진다. 그러나, 종래 기술의 경우 101-102eV의 결합 에너지에서 SiN의 피크가 나타나며, 본 발명의 경우에는 102-103.5eV의 결합 에너지에서 SiON의 피크가 나타난다. 다음에 도 13에 도시된 바와 같이, 종래 기술의 경우보다 본 발명의 경우에 피크 결합 에너지가 증가된 것으로 보아 본 발명에 따라 형성된 산화 억제막은 SiON 조성을 나타냄을 알 수 있다. 이와 같이 종래 기술의 경우 산화 억제막을 형성한 후에 XPS 분석까지 24시간 이상이 경과 되었음에도 불구하고 SiN이 피크로 나타나는데 반하여, 본 발명의 경우에 SiON이 피크로 나타나는 것으로 보아, 포스포러스 주입과 산화 억제막 형성 사이에 시료를 대기중에 노출시킴으로써 형성되는 자연 산화막으로 인하여 산화 억제막의 조성이 SiON으로 된다는 것을 알 수 있다.
일반적으로 탄탈륨 산화막의 증착은 하지막에 따라 그 두께를 달리하는데 이는 인큐베이션 타임(incubation time)이 달라지기 때문으로 알려져 있다. 즉, 하지막인 SiN막인 경우보다 SiON막인 경우 인큐베이션 타임은 증가하고, 하지막이 SiO막인 경우 인큐베이션 타임은 더 증가한다. 인큐베이션 타임이 증가할 수록 동일 시간동안 증착된 탄탈륨 산화막의 두께는 더 얇아지게 된다. 따라서 본 발명에서와 같이 자연 산화막을 형성하여, 상기 산화 억제막의 조성을 SiON으로 함으로써 후속 공정에서 형성되는 탄탈륨 산화막의 두께는 더 얇아진다. 이와 같이 탄탈륨 산화막의 두께가 더 얇게 형성됨에 따라 후속 공정인 산소 분위기에서의 열처리 공정을 수행할 때 계면 산화막이 더 증가될 것으로 예상된다. 그 이유로는 첫째로, 산소의 확산 거리가 짧아지므로 계면에 도달하는 산소량이 증가되며, 둘째로 SiON막이 SiN막에 비하여 내산화성이 떨어지기 때문이다. 이와 같이, 계면 산화막의 두께가 증가되면, 그에 따라 하부 전극막의 일부가 소모된다. 그러면, 하부 전극막의 상부 포스포러스 농도가 감소되어 Cmin/Cmax값이 감소된다.
이처럼 도 8 내지 도 13을 통해 알 수 있는 바와 같이, 본 발명에 따라 4시간의 노출 시간을 갖고 산화막을 형성한 경우에 가장 바람직한 전기적 특성을 나타낸다는 사실을 알 수 있다.
도 14 내지 도 16은 산소 분위기에서의 열처리 공정 후에 탄탈륨 산화막과 하부막들과의 관계를 알아보기 위한 XPS 분석 결과를 나타내 보인 그래프들이다. 여기서, 분석 대상 시료는 종래 기술에 따라 포스포러스 주입 공정과 산화 억제막 형성 공정을 연속적인 인-시튜로 진행한 후에 탄탈륨 산화막을 형성하고 산소 분위기에서의 열처리를 수행한 구조체와, 본 발명에 따라 포스포러스 주입, 산화막 형성 및 산화 억제막 형성을 엑스-시튜로 진행한 후에 탄탈륨 산화막을 형성하고 산소 분위기에서의 열처리를 수행한 구조체이다. 도 14에서 참조번호 "i"는 종래 기술의 경우에 실리콘 원자의 2p 에너지 준위의 결합 에너지를 나타낸 곡선이고, 참조 번호 "j"는 본 발명의 경우에 실리콘 원자의 2p 에너지 준위의 결합 에너지를 나타낸 곡선이다. 이 때 자연 산화막을 형성하기 위하여 대기중에 노출 시간은 1시간이다. 도 15에서 참조 부호 "i"는 종래 기술의 경우에 탄탈륨 원자의 4f 에너지 준위의 결합 에너지를 나타낸 곡선이고, 참조 번호 "j"는 본 발명의 경우에 탄탈륨 원자의 4f 에너지 준위의 결합 에너지를 나타낸 곡선이다. 이때도 마찬가지로 자연 산화막을 형성하기 위하여 대기중에 노출 시간은 1시간이다. 그리고 도 16에서 참조 부호 "i"는 종래 기술의 경우에 산소 원자의 1s 에너지 준위의 결합에너지를 나타낸 곡선이고, 참조 번호 "j"는 본 발명의 경우에 산소 원자의 1s 에너지 준위의 결합 에너지를 나타낸 곡선이다.
한편, 아래의 표 1은 상기 XPS 분석시에 정량 분석 데이터로 각 성분의 원자%를 나타낸 표이다.
도 14 내지 도 16에 도시된 바와 같이, 종래의 경우와 본 발명의 경우와 큰 차이를 나타내지는 않는다. 즉, 도 12 및 도 13을 참조하여 설명한 바와 같이, 산화 억제막 형성까지만 진행한 후의 구조체를 시료로서 사용한 경우에는 종래 기술에 의한 경우와 본 발명에 의한 경우에 차이가 나타나지만, 탄탈륨 산화막 형성 후에 산소 분위기의 열처리 공정까지 진행하면 종래 기술에 의한 경우와 본 발명에 의한 경우와 큰 차이점이 나타나지 않는다.
즉, 실리콘 원자의 2p 에너지 준위에서의 피크를 살펴보면 대부분 99.7eV의 Si-Si 결합과 103.4eV의 Si-O 결합으로 이루어져 있으며 약간의 SiON 결합을 함유하고 있음을 알 수 있다. 그런데, 종래 기술의 경우와 본 발명의 경우 모두 Si-Si결합 에너지의 피크와 Si-O 결합 에너지의 피크의 비가 동일하지만, 정량 분석 결과 Si 성분의 양은 본 발명의 경우에서 약 6%가 더 많으므로 본 발명에 따른 산화 억제막인 SiON 막이 종래 발명에 따른 산화 억제막인 SiN막에 비하여 물리적으로 더 두껍게 형성되어 있음을 알 수 있다. 이와 반대로, Ta 성분은 본 발명에 따른 산화 억제막인 SiON 막에 비하여 종래 발명에 따른 산화 억제막인 SiN막에서 더 많은 양이 정량적으로 검출되므로 탄탈륨 산화막의 두께는 본 발명에 따른 산화 억제막인 SiON막상에 증착되는 경우에 더 얇게 형성된다.
도 17은 종래 기술에 따른 하부 전극막/산화 억제막/탄탈륨 산화막(171)과 본 발명에 따른 하부 전극막/산화 억제막/탄탈륨 산화막(172)의 두께를 비교해보기 위해 나타내 보인 단면도이다.
도 17에 도시된 바와 같이, 종래 기술에 따른 산화 억제막인 SiN막의 두께 (d1)에 비하여 본 발명에 따른 산화 억제막인 SiON 막의 두께(d2)가 더 두꺼우며, 종래 기술에 따른 탄탈륨 산화막의 두께(d3)에 비하여 본 발명에 따른 탄탈륨 산화막의 두께(d4)는 더 얇다. 커패시턴스는 유전체막의 두께가 작아질수록 더 커지므로, 본 발명의 경우에 누설 전류 특성도 개선도는 동시에 커패시턴스도 증가한다.
도 18 및 도 19는 본 발명에 따른 제조 방법에 의해 제조된 커패시터를 실제 소자에 실장하였을 때의 브레이크다운 전압 특성 및 안정성을 각각 나타내 보인 그래프이다. 여기서, 소자는 디자인 룰이 0.26㎛인 128M 디램과 디자인 룰이 0.18㎛인 256M 디램으로 사용하였고, 참조 부호"■"는 종래 기술에 따라 커패시터를 제조한 경우의 결과를 나타내는 곡선이고 참조 부호 "▲"은 본 발명에 따라 커패시터를 제조한 경우의 결과를 나타내는 곡선이다.
도 18에 도시된 바와 같이, 종래 기술의 경우에 1k셀당 10nBV에 해당하는 전압은 약 2.8V인데 반하여, 본 발명의 경우에 1k셀당 10nBV에 해당하는 전압은 약 3.3V로서 향상된 브레이크다운 전압 특성을 나타냄을 알 수 있다. 커패시턴스가 종래 기술의 경우에는 본 발명의 24.3fF/셀 보다 많은 26.1fF/셀 임을 고려하더라도, 본 발명에 의해 제조된 커패시터를 실장한 소자의 브레이크다운 전압은 종래 기술에 의해 제조된 커패시터를 실장한 소자의 브레이크 다운 전압보다 0.4V 이상 특성이 개선되었다. 또한 도 19에 도시된 바와 같이, 불량률에 있어서도, 전압 (V)이 1.2V 까지는 큰 차이를 보이지 않지만 전압(V)이 1.2V 이상으로 증가할수록 본 발명에 의해 제조된 커패시터를 실장한 소자의 불량 개수(D0 10SEC FAIL)가 떨어짐을 알 수 있다.
도 20은 본 발명의 다른 실시예에 따른 커패시터의 제조 방법을 설명하기 위한 플로우 챠트이고, 도 21 및 도 22는 본 발명의 다른 실시예에 따른 커패시터의 제조 방법을 설명하기 위한 단면도들이다.
도 20에 도시된 플로우 챠트와 도 21 및 도 22에 도시된 단면도들을 참조하면, 먼저 표면에 반구형 입자층을 갖는 하부 전극막을 형성한다(단계 200). 그리고 하부 전극막상에 산화막을 형성한다(단계 210). 이어서, 산화막 전면에 플라즈마를 이용한 포스포러스를 주입한다(단계 220).
상기 단계 200 내지 단계 220을 도 21을 참조하여 보다 상세히 설명하면 다음과 같다.
반도체 기판(20)상에 형성된 층간 절연막(21)에는 반도체 기판(20)의 활성 영역과 연결된 도전성 플러그(22)가 기재된다. 이와 같은 구조체 상에 하부 전극막(23)이 상기 도전성 플러그(22)와 직접 접촉되어 형성된다. 하부 전극막(23)은 다른 도전층을 통하여 상기 도전성 플러그(22)와 연결될 수도 있다. 하부 전극막(23)으로는 도핑된 실리콘막, 전도성 있는 금속막, 금속 산화막, 금속 질화막 또는 금속 산화 질화막 등을 사용할 수 있으나 이에 한정되지는 않는다. 한편, 하부 전극막(23)의 표면에는 반구형 입자층이 형성된다.
이어서 하부 전극막(23)상에 산화막(24)을 형성한다. 상기 산화막(24)은, 앞서 설명한 바와 같이, 대기중에 일정 시간동안 노출시킴으로써 형성할 수도 있으며, 반응 챔버내에의 O2,O3또는 N2O 분위기에서 형성할 수도 있다. 산화막(24)의 두께가 너무 두껍게 되면, 후속 공정에서 포스포러스 이온들이 하부 전극막(23)까지 도달하기 어려우므로 너무 두껍지 않도록 형성한다. 바람직하게는 산화막(24)의 두께는 10Å 이하가 되도록 한다.
이어서, 플라즈마를 이용하여 포스포러스를 전면에 주입한다. 산화막(24)의 두께가 두껍지 않으므로, 플라즈마 상태에서의 포스포러스 이온들은 산화막(24)을 투과하여 하부 전극막(23)의 표면에서의 불순물 농도를 증가시킨다. 또한 플라즈마의 강한 충돌로 인하여 산화막(24)의 표면에는 핵 생성 위치가 증가되는 부수적이 효과도 나타난다.
이와 같이, 상기 단계 200 내지 단계 220을 수행한 후에는, 탄탈륨 산화막을 형성한다(단계 230). 그리고 산소 분위기에서의 열처리를 수행하고 결정화 공정을 수행한다(단계 240, 250). 끝으로 상부 전극막(260)을 형성한다(단계 260).
상기 단계 230 내지 단계 260을 도 22를 참조하여 보다 상세히 설명하면 다음과 같다.
상기 포스포러스를 주입한 후에는 산화막(24)상에 탄탈륨 산화막(25)을 형성한다. 형성 방법으로는, 앞서 설명한 바와 같이, Ta(OC2H5)5또는 TaCl5와 같은 유기 금속 물질을 전구체로 하여 반응 챔버내에서 산소와 반응시키는 화학 기상 증착법을 사용할 수 있다. 특히 앞서 수행된 플라즈마 포스포러스 주입 공정에 의해 산화막(24)상에 핵 생성 위치가 생성되었으므로 탄탈륨 산화막(25)을 균일하게 형성시킬수 있다. 이어서, 산소 분위기에서의 열처리를 진행하여 탄탈륨 산화막(25)내의 산소 결핍을 보충해 준다. 또한 탄탈륨 산화막(25)을 결정화시켜서 유전율을 증가시킨다. 결정화 공정은 탄탈륨 산화막(25)의 결정화 온도인 650℃ 이상에서 산소 또는 질소 가스 분위기에서의 열처리를 수행함으로써 이루어진다. 그리고, 탄탈륨 산화막(25)상에 상부 전극막(26)을 형성하면 본 발명에 따른 커패시터가 완성된다. 상기 상부 전극막(26)으로서 도핑된 실리콘을 사용하며, 금속, 금속 산화막, 금속 질화막 또는 금속 산화 질화막 등과 같은 전도성 물질막들을 사용할 수 있다. 또한, 장벽층으로서 질화티타늄(TiNx)막을 상부 전극막(26)과 함께 사용할 수 있다.
도 23은 본 발명의 다른 실시예에 따라 제조된 커패시터의 누설 전류 특성을 설명하기 위한 그래프이다. 도 23에서 참조 부호 "k"와 "ℓ"로 나타낸 곡선은 각각 종래 기술에 따라 제조된 탄탈륨 산화막의 누설 전류 특성을 나타내는데, 특히 참조 부호 "k"는 탄탈륨 산화막의 등가 두께가 14.9Å인 경우이고, 참조 부호 "k´"는 탄탈륨 산화막의 등가 두께가 14.5Å인 경우이다. 그리고 참조 부호 "k´"와 "ℓ´"로 나타낸 곡선은 각각 본 발명에 따라 제조된 탄탈륨 산화막의 누설 전류 특성을 나타내는 곡선이다. 또한 참조 부호 "k"와 "k´"는 상부 전극에 양의 전압을 인가한 경우의 누설 전류 특성을 나타내고, 참조 부호 "ℓ"와 "ℓ＇"는 상부 전극에 음의 전압을 인가한 경우의 누설 전류 특성을 나타낸다.
도 23에 도시된 바와 같이, 탄탈륨 산화막의 등가 두께와 무관하게, 본 발명에 따라 형성된 탄탈륨 산화막에서는 누설 전류량이 감소되어서 누설 전류 특성이 개선되었음을 알 수 있다.
이상의 설명에서와 같이, 본 발명에 따른 반도체 소자의 커패시터 제조방법에 의하면 다음과 같은 효과가 있다.
첫째로, 하부 전극막을 형성한 후에 포스포러스 주입과 질화막 형성 사이에 산화막을 형성함으로써 질화막과의 계면 조성이 SiON으로 치환되어 안정된 계면 산화막을 형성시킬 수 있으므로 누설 전류 특성이 개선되며, 또한 탄탈륨 산화막의 두께를 감소시키므로 커패시턴스가 증가된다. 여기서, 산화막으로서 자연 산화막을 형성하는 경우에 대기 상태로의 노출 시간을 4시간으로 한 경우에 가장 좋은 누설 전류 특성을 나타낸다.
둘째로, 산화막을 형성한 후에 플라즈마를 이용한 포르포러스를 주입하여 산화막 표면에 핵 생성 사이트를 많이 생성시킴으로써, 하지막이 산화막이더라도 인큐베이션 타임의 증가없이 탄탈륨 산화막을 균일하게 형성할 수 있으며, 이에 따라 후속 산화 방지막 형성 공정을 생략할 수 있어서 공정을 단순화시킬 수 있다는 이점이 있다.

Claims (17)

  1. 반도체 기판의 활성 영역상에 하부 전극막을 형성하는 단계; 상기 하부 전극막 표면에 반구형 입자층을 형성하는 단계; 상기 반구형 입자층이 형성된 하부 전극막에 불순물 이온들을 주입하는 단계; 상기 반구형 입자층상에 산화막을 20Å 이하의 두께로 형성하는 단계; 상기 산화막상에 산화 억제막으로서 질화막을 형성하는 단계; 상기 질화막상에 유전체막으로서 탄탈륨 산화막을 형성하는 단계; 및 상기 유전체막상에 상부 전극막을 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 커패시터 제조 방법.
  2. 제 1항에 있어서, 상기 불순물 이온은 포스포러스인 것을 특징으로 하는 반도체 소자의 커패시터 제조 방법.
  3. 제 1항에 있어서, 상기 하부 전극막은 다결정 실리콘, 전도성 있는 금속, 금속 산화막, 금속 질화막 또는 금속 산화 질화막을 사용하여 형성하는 것을 특징으로 하는 반도체 소자의 커패시터 제조 방법.
  4. 제 1항에 있어서, 상기 산화막을 형성하는 단계 및 상기 질화막을 형성하는 단계는 동일한 반응 챔버내의 연속하여 이루어지는 것을 특징으로 하는 반도체 소자의 커패시터 제조 방법.
  5. 제 4항에 있어서, 상기 산화막을 형성하는 단계는 상기 반응 챔버내의 O2, N2O 또는 O3분위기에 상기 하부 전극막을 노출시킴으로써 이루어지는 것을 특징으로 하는 반도체 소자의 커패시터 제조 방법.
  6. 제 1항에 있어서, 상기 산화막을 형성하는 단계는 상기 하부 전극막을 소정 시간동안 대기중에 노출시킴으로써 이루어지는 것을 특징으로 하는 반도체 소자의 커패시터 제조 방법.
  7. 제 6항에 있어서, 상기 하부 전극막을 대기중에 노출시키는 시간은 4시간 이하인 것을 특징으로 하는 반도체 소자의 커패시터 제조 방법.
  8. 제 1항에 있어서, 상기 산화막을 형성하는 단계는 화학 기상 증착법을 사용하여 이루어지는 것을 특징으로 하는 반도체 소자의 커패시터 제조 방법.
  9. 제 8항에 있어서, 상기 화학 기상 증착법에 의해 형성되는 산화막은 SiO2막 또는 SiON막인것을 특징으로 하는 반도체 소자의 커패시터 제조 방법.
  10. 제 1항에 있어서, 상기 유전체막으로서 티타늄 산화막, 알루미늄 산화막, 이트륨 산화막, 바나듐 산화막, 니오븀 산화막 및 BST중에서 적어도 어느 하나를 포함하는 것을 특징으로 하는 반도체 소자의 커패시터 제조 방법.
  11. 제 1항에 있어서, 상기 유전체막을 형성한 후에 산소 분위기의 열처리를 수행하는 단계를 더 포함하는 것을 특징으로 하는 반도체 소자의 커패시터 제조 방법.
  12. 반도체 기판의 활성 영역상에 하부 전극막을 형성하는 단계; 상기 하부 전극막상에 소정 두께의 산화막을 형성하는 단계; 상기 산화막 전면에 플라즈마를 이용하여 불순물 이온들을 주입하는 단계; 상기 산화막상에 유전체막으로서 탄탈륨 산화막을 형성하는 단계; 및 상기 유전체막상에 상부 전극막을 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 커패시터 제조 방법.
  13. 제 12항에 있어서, 상기 하부 전극막 표면에 반구형 입자층을 형성하는 단계를 더 포함하는 것을 특징으로 하는 반도체 소자의 커패시터 제조 방법.
  14. 제 12항에 있어서, 상기 산화막의 두께는 10Å 이하가 되도록 하는 것을 특징으로 하는 반도체 소자의 커패시터 제조 방법.
  15. 제 12항에 있어서, 상기 산화막을 형성하는 단계는 O2, N2O 또는 O3분위기에 상기 하부 전극막을 노출시킴으로써 이루어지는 것을 특징으로 하는 반도체 소자의 커패시터 제조 방법.
  16. 제 12항에 있어서, 상기 산화막을 형성하는 단계는 상기 하부 전극막을 대기중에 노출시킴으로써 이루어지는 것을 특징으로 하는 반도체 소자의 커패시터 제조 방법.
  17. 제 12항에 있어서, 상기 유전체막으로서 티타늄 산화막, 알루미늄 산화막, 이트륨 산화막, 바나듐 산화막, 니오븀 산화막 및 BST중에서 적어도 어느 하나를 포함하는 것을 특징으로 하는 반도체 소자의 커패시터 제조 방법.
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