KR980011856A

KR980011856A - 반도체 소자의 유전체 형성방법

Info

Publication number: KR980011856A
Application number: KR1019960028814A
Authority: KR
Inventors: 고장만
Original assignee: 김광호; 삼성전자 주식회사
Priority date: 1996-07-16
Filing date: 1996-07-16
Publication date: 1998-04-30

Abstract

본 발명은 반도체 소자의 유전페 형성방법에 관한 것으로서, 특히 반도체 기판상부에 제1 절연물을 형성하고, 상기 제1 절연물 상부에 폴리실리콘을 침적하여 고농도 엔형인 제 1층을 형성하고, 상기 제1층 상부에 내화성 금속을 침적하여 제2 층을 형성하는 단계; 상기 제2 층 상부에 얇은 폴리실리콘 또는 아몰포스실리콘을 침적하여 제3 층을 형성하는 단계; 상기 제3 층 상부에 하층 산화막을 열산화 공정으로 형성하고, 상기 하층 산화막 상부에 질화막을 증착하는 단계; 상기 질화막을 증착 후 제2 절연물을 침적하고, 캐패시터가 형성된 부분을 패턴화하여 습식식각하는 단계; 및 상기 습식식각을 한 후 금속증착을 통해 제2 도전층을 형성하는 단계를 구비하는 것을 특징으로 한다. 따라서, 본 발명은 고속의 특성을 요구하는 제품에서 유전체막의 하부전극 상부에 유전체막을 형성하므로서 하부전극의 쉬프트 저항값을 기존 폴리실리콘의 10분의 1정도로 하고, 유전제막의 두께를 안정적으로 확보할 수 있다는 효과가 있다.

Description

반도체 소자의 유전체 형성방법

본 발명은 반도체 소자의 유전체 형성방법에 관한 것으로서, 특히 고속의 특성을 요구하는 제품에서 유전체막 하부전극에 얇은 폴리실리콘 또는 아몰포스실리콘으로 이루어진 제3 층을 형성하고, 그 상부에 유전체막을 형성하는 반도체 소자의 유전체 형성방법에 관한 것이다.

도 1은 종래 기술인 반도체 소자의 유전체 형성방법을 나타낸 도면으로서, 도시한 바와같이 반도체 기판(10)상부에 제1 절연물(20)을 형성하고, 상기 제1 절연물(20) 상부에 폴리실리콘을 침적하여 고농도 엔형인 제1 층(30)을 형성하는 단계와, 상기 제1 층(30) 상부에 하층 산화막(50)을 열산화 공정으로 형성하고, 상기 하층 산화막(50) 상부에 질화막(60)을 증착하는 단계와, 상기 질화막(60) 증착 후 제2 절연물(70)을 침적하고, 캐패시터가 형성된 부분을 패턴화하여 습식식각하는 단계와, 상기 습식식각을 한 후 금속증착을 통해 제2 도전층(80)을 형성하는 단계로 이루어진다.

또한, 도 2에서 보는 바와 같이 반도체의 유전체막을 형성하는데 있어서, 상기 도 1에서 도시한 상기 제1 층(30)에 내화성 금속인 텅스텐실리사이드를 침적하여 제2 층(40)을 추가하여 형성한다.

따라서, 상기와 같이 제조된 반도체 소자를 고속의 특성을 요구하는 제품에서 ON(Oxide-Nitride)형 유전체를 형성하는데 하부의 전극이 폴리실리콘인 경우에는 저항값이 커서 기생저항에 의한 고속의 특성을 구현하는 데 어려움을 주고, 또한 하부의 전극이 폴리실리콘과 내화성 금속인 텅시텐실리사이드로 구성된 경우에는 텅스텐 실리사이드 상부에 형성되는 산화막의 두께가 일정하지 않아 안정적인 특성을 얻고자 하는 데 어려움을 준다는 문제점이 있었다.

본 발명의 목적은 상기와 같은 종래 기술의 문제점을 해결하기 위하여 고속의 특성을 요구하는 제품에서 유전체막의 하부전극을 폴리실리콘, 텅스텐실리사이드, 얇은 폴리실리콘 또는 아몰포스실리콘와 같은 물질을 단계적으로 침적하여 그 상부에 유전체막을 형성하는 방법으로 하부전극의 쉬트 저항값을 기존 폴리실리콘의 10분의 1정도로하고, 유전체막의 두께를 안정적으로 확보할 수 있도록 하는 반도체 소자의 유전체 형성방법을 제공함에 있다.

상기 목적을 달성하기 위해 본 발명은 반도체 기판상부에 제14 절연물을 형성하고, 상기 제1절연물 상부에 폴리실리콘을 침적하여 고농도 엔형인 제1 층을 형성하고, 상기 제1 층 상부에 내화성 금속을 침적하여 제2 층을 형성하는 단계; 상기 제2 층 상부에 얇은 폴리실리콘 또는 아몰포스실리콘을 침적하여 제3 층을 형성하는 단계; 상기 제3 층 상부에 하층 산화막을 열산화 공정으로 형성하고, 상기 하층 산화막 상부에 질화막을 증착하는 단계; 상기 질화막을 증착 후 제2 절연물을 침적하고, 캐패시터가 형성된 부분을 패턴화하여 습식식각하는 단계; 및 상기 습식식각을 한 후 금속증착을 통해 제2 도전층을 형성하는 단계를 구비하는 것을 특징으로 한다.

제1도는 종래 기술인 반도체 소자의 유전체 형성방법을 나타낸 도면이다.

제2도는 본 발명에 의한 반도체 소자의 유전체 형성방법을 나타낸 도면이다.

* 도면의 주요부분에 대한 부호의 설명

10 : 반도체 기판. 20 : 제1 절연물.

30 : 제1 층. 40 : 제2 층.

41 : 제3 층. 50 : 하층산화막.

60 : 질화막. 70 : 제2 절연물.

80 : 제2 도전층.

이하 첨부한 도면을 참조하여 설명하면 다음과 같다.

도 2는 본 발명에 의한 반도체 소자의 유전체 형성방법을 나타낸 도면으로서, 도시한 바와 같이 반도체 기판(10)상부에 제1 절연물(20)을 형성하고, 상기 제1 절연물(20) 상부에 폴리실리콘을 침적하여 고농도 엔형인 제1층(30)을 형성하고, 상기 제1 층(30) 상부에 내화성 금속을 침적하여 제2 층(40)을 형성하는 단계와, 상기 제2 층(40) 상부에 얇은 폴리실리콘 또는 아몰포스실리콘을 침적하여 제3 층(41)을 형성하는 단계와, 상기 제3 층(41) 상부에 하층 산화막(50)을 열산화 공정으로 형성하고, 상기 하층 산화막(50) 상부에 질화막(60)을 증착하는 단계와, 상기 질화막(60) 증착 후 제2 절연물(70)을 침적하고, 캐패시터가 형성된 부분을 패턴화하여 습식식각하는 단계와, 상기 습식식각을 한 후 금속증착을 통해 제2 도전층(80)을 형성하는 단계로 이루어진다.

상기 내화성 금속은 텅스텐실리사이드이다.

상기 내화성 금속으로 된 제1 층(40) 상부에 형성되는 폴리실리콘 또는 아몰포스실리콘으로 이루어진 제2 층(41)은 500Å이하의 두께를 갖는다.

상기 폴리실리콘으로 이루어진 제1 층(30), 텅스텐실리사이드로 이루어진 제2 층(40), 얇은 폴리실리콘 또는 아몰포스실리콘으로 이루어진 제3 층(41)을 통합하여 제1 도전층이라 일컫는다.

따라서, 상술한 바와같이 본 발명은 고속의 특성을 요구하는 제품에서 유전체막의 하부전극 상부에 유전체막을 형성하므로서 하부전극의 쉬프트 저항값을 기존 폴리실리콘의 10분의 1 정도로하고, 유전체막의 두께를 안정적으로 확보할 수 잇다는 효과가 있다.

Claims

반도체 기판상부에 제1 절연물을 형성하고, 상기 제1 절연물 상부에 폴리실리콘을 침적하여 고농도 엔형인 제1 층을 형성하고, 상기 제1 층 상부에 내화성 금속을 침적하여 제2 층을 형성하는 단계; 상기 제2 층 상부에 얇은 폴리실리콘 또는 아몰포스실리콘을 침적하여 제3 층을 형성하는 단계; 상기 제3 층 상부에 하층 산화막을 열산화 공정으로 형성하고, 상기 하층 산화막 상부에 질화막을 증착하는 단계; 상기 질화막을 증착 후 제2 절연물을 침적하고, 캐패시터가 형성된 부분을 패턴화하여 습식식각하는 단계; 및 상기 습식식각을 한 후 금속증착을 통해 제2 도전층을 형성하는 단계를 구비하는 것을 특징으로 하는 반도체 소자의 유전체 형성방법.

※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임