KR980011730A - 반도체 디바이스 및 그 제조 방법 - Google Patents

반도체 디바이스 및 그 제조 방법 Download PDF

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Abstract

본 발명은 반도체 기판 위에 형성된 하위 레벨 패턴과, 그 하위 레벨 패턴을 덮는 층간 절연막, 및 층간 절연막 위에 형성된 상위 레벨 패턴을 포함하는 반도체 디바이스에 관한 것이다. 상기 하위 레벨 패턴에 의해 층간 절연막의 표면 위에 한 스텝(step) 이 형성되어 있다. 상위 레벨 패턴은 평면도에서 상기 단에 가깝게 연장되거나 평면도에서 한 스텝과 부분적으로 겹치게 연장되도록 함께 일체로 형성된 더미패턴을 갖는다. 또는, 하위 레벨 패턴은 평면도에서 한층 가까이에 연장되거나 평면도에서 한 층과 부분적으로 겹치게 연장되도록 함께 일체로 형성된 더미패턴을 갖는다.

Description

반도체 디바이스 및 그 제조 방법
본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음
본 발명은 반도체 디바이스에 관한 것이며, 더욱 상세하게는 하나의 스텝을 갖는 기판 위에 레지스트 페턴을 형성하는 석판인쇄 단을 포함하는 공정에 의해 형성된 반도체 디바이스, 및 그의 제조방법의 관한 것이다.
종래에는, 반도체 기판(웨이퍼) 위에 원하는 레지스트 패턴을 형성하기 위해서, 반도체 기판의 주요 표면 위에 포토레지스트를 퇴적하고, 반도체 기판의 주요 표면 상에 포토레지스트를 증착하고, 노출 마스크를 위치시키고, 반도체 기판의 주요 표면과 함께 정렬되시킨 다음, 포토레지스트 막의 노출을 위해, 노출 마스크를 통해서, 반도체의 주요 표면 위에 퇴적된 포토레지스트 막에, 반도체의 주요 표면광 또는 X-선과 같은 에너지 광선을 투사하고, 그 다음에 노출된 포토레지스트 막을 현상한다. 그러면, 반도체 기판 위에서, 원하는 레지스트 패턴이 얻어진다.
도 1a를 참조하면, 종래 기술의 공정에 따라 제조된 반도체 디바이스에서 두 개의 상이환 레벨의 배선 도체의 도식적 평면도다 도시되었다. 도 1b, 도 1c 및 도 1d는 이후 설명될 헐레이션으로 인해 레지스트 패턴에 형성된 다양한 리세스를 설명하기 위해 제 1의 종래 지술의 공정에 따라 제조된 반도체 디바이스 및 제 1의 종래 기술의 공정에 사용된 노출 마스크의 도 1a의 라인 I-I을 따라 취해진 도식적 단면도이다.
도 1a, 도 1b, 도 1c 및 도 1d에 도시된 바와 같이, 하위 레벨 배선 도체 패턴(12)은 반도체 기판(11)의 주요 표면 위의 절연막을 통해서 형성되고, 층간 절연막(13)과 상위 레벨 배선 도체 막(14)은 하위 레벨 배선 도체 패턴(12)과 도체 기판(11)위에서 형성되었다. 상위 레벨 배선 도체 막 (14)위에는 포지티브 포토레지스트막(15)이 퇴적되어있고, 광 블럭 패턴(17)을 갖는 노출 마스크(16)를 이용함으로써 노출된다. 그 다음에, 포토레지스트 막(15)을 현상하여 레지스트 패턴(15a)을 얻는다.
그러나, 상기 종래 기술의 공정은, 기판(11)이 하위 레벨 배선 도체 패턴(12)에 기여할 수 있는 스텝 S이 존재하는 기판(11) 위에서라면, 노출 마스크(16)의 광 블럭 패턴(17)에 정밀하게 상응하는 레지스트 패턴(15a)은 얻어질 수 없다는 단점이 있다. 이러한 단점의 이유는, 투사광(18)이 비스듬한 방향(헐레이션; halation)으로 스텝 S에서 상위 레벨 배선 도체막(14)에 의해 반사됨으로써, 광차단 패턴(17)에 의해 차폐될 포토레지스트막(15)이 일부는 헐레이션을 일으키는 원지않는 반사광에 노출된다.
특히, 도 1a, 도 1b, 도 1c 및 도 1d에 도시된 바와 같이, 하위 레벨 배선 도체 패턴(12)의 구부러진 또는 각을 이루는 부분(12A)에서, 그 스텝은 3차원적으로 구부러진 요면을 형성함으로써, 오목 거울 효과의 작용에 의해서, 구부러진 부분(12A)에서의 단에 의해 반사된 빛(10)은, 점 또는 작은 면적(19)의 포토레지스트가 강하게 노출되는 결과와 함께, 노출광으로부터 차폐되어야 하는 포토레지스트의 한 점 또는 작은 면적(19)에 집속된다. 따라서, 어떤 경우엔, 도 1b에 도시된 바와같은 리세스(19b)는 레지스트 패턴(15a)의 높이의 중간 부분으로에 형성되고, 다른 경우엔, 도 1c에 도시된 바와같이 노치 또는 홈(19c)은 레지스트 패턴(15a)의 높이의 중간 부분으로 부터 레지스트 패턴(15a)의 상부까지 연장되게 형성된다. 극단의 경우엔, 도 1d에 도시된 바와 같은 홀(19d)은 레지스트 패턴(15a)의 중간 부분을 통해 관통하게 형성된다.
상위 레벨 배선 도체 막(14)을 그렇게 형성된 레지스트 패턴을 사용하여 에칭시키고 패턴시키면, 상위 레벨 배선 도체 패턴(14a)을 형성하기 위해서, 좁은 부분(19a)은 도 1a에 도시된 상위 레벨 배선 도체 패턴(14a)에 형성되었다. 상위 레벨 배선 도체 패턴(14a)은 좁은 부분(19a)에서 쉽게 파괴되거나 단절되므로, 만족스런 신뢰도를 갖는 반도체 디바이스가 얻어질 수 없다.
헐레이션에 의해 발생된 상기 단점을 제거하기 위해서, 일본 특허 출원 예비 심사 공보 제 JP-A-05-074701호 (일본 특허청으로부터 입수할 수 있는 영문 요약서, 및 이 출원에 그의 전체를 인용한 JP-A-05-074701호의 영문 요약서의 내용)은, 도 2에 도시된 바와 같이, 본래 필요한 광 차단 패턴(17)외에도, 기판(11)의 표면위에 스텝 S에 상응하는 위치에서 더미 마스크 패턴(17A)을 갖는 노출 마스크(16A)를 사용하는 것을 제안한다. 더미 마스크 패턴(17A)의 제공은, 스텝 S에서, 노출광(18)이 투사되는 것을 방지하므로, 고도로 정교한 레지스트 패턴이 얻어질 수 있다.
그러나, 제 2의 종래 기술의 공정에서는, 고유의 광 차단 패턴(17)에 상응하는 레지스트 패턴(15A)뿐만 아니라, 더미 마스크 패턴(17)에 상응하는 레지스트 패턴(15B)이 포토레지스트(15)로부터 형성된다. 따라서, 상위 레벨 배선 도체 막(14)이 그렇게 패턴된 레지스트 패턴을 사용하여 에칭되면, 회로 동작에 기여하지 않는 상위 레벨 배선 도체 막(14)의 분리된 또는 프로팅 패턴을 형성한다. 또한, 상위 레벨 배선 도체 막(14)의 이 분리된 또는 플로팅 패턴은 신호 전송 속도가 떨어지는 결과로, 인접한 배선층에 기생 커패시턴스를 발생한다. 한편, 상위 레벨 배선 도체 막(14)이 부동 패턴이 미세하거나 작으면, 플로팅 패턴은 박리되어, 박리된 플로팅 패턴은 배선 도체들 사이의 회로 단선을 일으켜서 반도체 디바이스의 신뢰도를 저하시키는 기판 위의 이물질로서 남아있는다.
또한, 일본 특허 출원 예비심사 공보 JP-A-62=135837호는 (일본 특허청으로부터 입수할 수 있는 영문 요약서, 및 이 출원에 그의 전체를 인용한 JP-A-62-135837호의 영문 요약서의 내용)은, 도 3 도시된 바와 같이, 기판(11)의 표면 위의 스텝 S 이상의 분해능의 한계보다 작은 크기를 갖는 더미패턴(17b)을 갖는 노출 마스크(16b)를 사용하는 것을 제안한다. 이 더미패턴은 스텝 S이 노출광(18)이 직접 투사되지 않도록 하고, 더미 패턴(17b)에 의해 발생된 회절광이 스텝 S 위에 투사되기 때문에, 레지스트 패턴은 스텝 S 위에 형성되지 않기 때문에 상기 언급한 플로팅 패턴의 형성을 방지한다.
그러나, 위에서 언급된 제 3의 종래 기술의 공정은 플로팅 패턴의 형성을 방지할 수 있더라도, 회절광은 스텝 S 위에 투사된다. 회절광은 직접 투상광보다 약하지만, 하위 레벨 배선 도체 패턴(12)의 구부러진 부분에 의해 반사된 광이 모아지고, 그 결과, 헐레이션의 영향은 무시하지 못할 만하고, 고도로 정밀한 레지스트 패턴을 형성하기가 어렵다. 또한, 더미패턴(17B)은 크기가 작기 때문에, 스텝 S을 완전히 차폐하기는 불가능하며, 직접 투사광에 의해 발생된 헐레이션을 방지하기는 어렵다.
따라서, 본 발명의 목적은, 상기 언급한 종래의 단점을 극복한, 반도체 디바이스와 그를 제조하는 방법을 제공하는 것이다.
본 발명의 또다른 목적은 도전 재료의 플로팅 패턴을 갖지 않고, 고도로 정밀한 배선 도체 패턴을 가짐으로써, 신뢰도가 높은 반도체 디바이스를 제공하는 것이다.
본 발명의 또다른 목적은 고도로 정밀한 레지스트 패턴을 형성할 수 있는, 반도체 디바이스를 제조하는 방법을 제공하는 것이다.
제1a도는 제 1의 종래 기술의 공정에 따라 제조된 반도체 디바이스에서 두 개의 상이한 레벨 배선 도체의 평면도.
제1b, 제1c도및 제1d도는 헐레이션으로 인해 레지스트 패턴에 형성된 다양한 리세스를 설명하기 위해 제 1의 종래 기술의 공정에 따라 제조된 반도체 디바이스 및 제 1의 종래 기술의 공정에 사용된 노출 마스크의 제 1a의 라인 I-I을 따라 취해진 도식적 단면도.
제2도는 제 2의 종래의 기술의 공정에 따라 제조된 반도체 디바이스 및 제 2의 종래의 기술의 공정에 사용된 노출 마스크의 도식적 단면도.
제3도는 제 3의 종래의 기술의 공정에 따라 제조된 반도체 디바이스 및 제 3의 종래의 기술의 공정에 사용된 노출 마스크의 도식적 단면도.
제4a도는 본 발명에 따른 반도체 디바이스의 제1의 실시예에서 두가지 상이한 레벨 배선 도체의 도식적 평면도.
제4b도는 본 발명에 따른 방법의 제 1의 실시예와 제 1의 실시예의 방법에 사용된 노출 마스크에 따라 제조된 반도체 디바이스의 제 4a의 라인 Ⅳ-Ⅳ를 따라 취해진 도식적 단면도
제5도는 제 4a와 유사하며, 본 발명에 따른 반도체 디바이스의 제 1의 실시예의 변형도.
제6a도는 본 발명에 따른 반도체 디바이스의 제 2의 실시예에서 두가지 상이한 레벨 배선 도체의 도식적 단면도.
제6b도는 본 발명에 따른 방법의 제 2의 실시예와 제 2의 실시예 방법에 사용된 노출 마스크에 따라 제조된 반도체 디바이스의 제6a도의 라인 Ⅵ-Ⅵ를 따라 취해진 도식적 단면도.
* 도면의 주요부분에 대한 부호의 설명
1 : 반도체 기판 2 : 하위 레벨 배선 패턴
2A : 더미패턴 2B : 새로운 내부 모서리
3 : 층간 절연체 4 : 상위 레벨 배선 도체막
5 : 포지티브 포토레지스트 6 : 노출 마스크
본 발명의 목적들은, 반도체 기판 위에 형성되어, 그 반도체 기판 위에 하나의 스텝(step)을 형성하는 하위 레벨 패턴, 및 하위 레벨 패턴을 형성하는 층의 레벨보다 높은 레벨에 형성된 층으로 형성된 상위 레벨 패턴을 포함하는 반도체 디바이스에 의한 본 발명에 따라 달성되며, 상기 상위 레벨 패턴은, 평면도에서 상기 단에 가깝게 연장되고 평면도에서 상기 스텝과 부분적으로 겹치게 연장되도록, 함께 일체로 형성된 더미패턴을 갖는다.
또한, 하위 레벨 패턴은 평면도에서 상위 레벨 패턴의 단부에 가깝게 연장되고, 평면도에서 상위 레벨 패턴의 단부와 부분적으로 겹치도록 연장되도록, 그와 함께 일체로 형성된 더미패턴을 갖는다.
본 발명의 또다른 양태에 따라, 반도체 기판 위에 형성된 하위 레벨 패턴을 덮도록 상위 레벨 패턴 재료층을 형성하는 단계와, 상위 레벨 패턴 재료층을 덮기 위해 감광성 레지스트 막을 퇴적하는 단계와, 패턴된 레지스트 막을 형성하도록 감광성 레지스트막을 선택적으로 노출하는 단계, 및 상위 레벨 패턴을 형성하기 위해 마스크로서 패턴된 레지스트 막을 사용함으로써 상위 레벨 패턴 재료층을 패터닝하는 단계를 포함하는, 반도체 디바이스의 제조방법이 제공되며, 여기서, 감광성 레지스트막의 선택적 노출은, 상위 레벨 패턴을 형성하기 위해 사용된 원래 마스크 패턴과 통합되어 하위 레벨 패턴에 의해 형성된 스텝을 덮는 더미패턴을 갖는 노출 마스크를 사용함으로써 수행된다.
본 발명의 또다른 양태에 따라, 반도체 기판 위에 형성된 하위 레벨 패턴을 덮기 위해 상위 레벨 패턴 재료층을 형성하는 단계와 상위 레벨 패턴 재료층을 덮기 위해 감광성 레지스트 막을 퇴적하는 단계와, 패턴된 레지스트막을 형성하도록 감광성 레지스트막을 선택적으로 노출하는 단계, 및 상위 레벨 패턴을 형성하기 위해 마스크로서 패턴된 레지스트 막을 사용함으로서 상위 레벨 패턴 재료층을 패터닝하는 단계를 포함하는, 반도체 디바이스의 제조방법이 제공되며, 여기서, 하위 레벨 패턴은 감광성 레지스트 막의 선택적 노출에 사용된 노출 마스크의, 상위 레벨 패턴에 상응하는 원래 마스크 패턴의 단부에 연장된 더미패턴을 갖도록 형성되어, 하위 레벨 패턴의 더미패턴에 의해 형성된 스텝은 상위 레벨 패턴에 상응하는 노출 마스크의 원래 마스크 패턴의 바로 아래에 위치되어있다.
본 발명의 목적, 특징 및 이점은 첨부된 도면을 참고한 본 발명의 바람직한 실시예의 다음 설명으로부터 명료해질 것이다.
제 4a 및 도 4b에는, 본 발명에 따른 반도체 디바이스의 제 1의 실시예에서 두가지 상이한 레벨 배선 도체의 평면도와, 본 발명에 따른 방법의 제 1의 실시예와 제 1의 실시예의 방법에서 사용된 노출 마스크에 따라 제조된 반도체 디바이스의, 제 4a의 라인 Ⅳ-Ⅳ를 따라 취한 단면도가 각각 도시되어있다.
제 4a와 도 4b에 도시된 바와같이, 본 발명에 따른 반도체 디바이스의 제 1의 실시예는 반도체 기판(1), 및 상기 반도체 기판(1)의 주요 표면 위의 절연막(3A)을 통하여 선택적으로 형성된 하위 레벨 배선 도체 패턴(2)을 포함한다. 하위 레벨 배선 도체 패턴(2)과 반도체 기판(1)의 주요 표면위에는, 층간 절연막(3)이 형성되고, 다음에 상위 레벨 배선 도체 패턴(2)에 의해서, 기관의 표면(즉, 상위 레벨 도체 (4)의 표면) 내에서 3000Å내지 4000Å의 높이차이를 갖는 층 S이 발생된다. 상위 레벨 배선 도체 막(4)은 예를들면 폴리실리콘, 텅스텐 또는 알루미늄으로 형성되어있다. 포지티브 포토레지스트 막(5)은 상위 레벨 배선 도체 막(4) 위에 퇴적되고, 노출 기계로부터 노출 투사(8)에 의해 노출 마스크(6)를 통해서 선택적으로 노출된다.
여기서, 노출 마스크(6)는, 상위 레벨 배선 도체(4)으로부터 형성될 상위 레벨 배선 도체 패턴에 상응하는 원래의 마스크 패턴을 구성하는 광 블럭 패턴(7), 및 층 S 바로 위의 영역을 덮거나 차폐하도록 광 블럭 패턴(7)의 일부를 연장함으로써 형성된 더미패턴(7A)을 포함한다.
도시된 실시예에서, 하위 레벨 배선 도체 패턴(2)은 직각으로 각진 모서리를 갖는 L-자형상의 평면 패턴으로 형성되어있다. 따라서, 노출광(6)의 더미패턴(7A)은 L-자 형상의 하위 레벨 배선 도체 패턴(2)의 내부 모서리 영역(2A)의 커버, 즉, 상위 레벨 배선 도체 패턴에 상응하는 원래의 마크 패턴의 측부에 위치한 층부분을 최소한 덮도록 형성되어있다. 또한, 더미패턴(7A)은 0.5㎛ 내지 0.1㎛의 폭을 가지고 평면도에서 하위 레벨 밸선 도체 패턴(2)을 부분적으로 겹치는 것이 바람직하다.
따라서, 상기 언급한 구성이 노출 마스크(6)를 사용함으로써, 노출광(8)이 도 4b에 도시된 것처럼 투사될 때, 더미패턴(7A)은 층 S이 노출광(8)에 의해 직접 투사되지 않도록 한다. 따라서, 층 S의 요면에 의해 반사된 광이 모이는 것을 방지함으로써, 원래 포토레지스트 패턴에 헐레이션의 부작용이 방지되고, 따라서 아주 정밀한 레지스트 패턴(5A)이 형성될 수 있다.
또한, 상기 언급된 구성의 노출 마스크를 사용함으로써 제조된 반도체 디바이스에서, 노출 마스크(6)의 더미 패턴(7A)에 의해 형성된 레지스트 패턴은 노출 마스크(6)의 원래 광 블럭 패턴(7)에 의해 형성된 레지스트 패턴은 노출 마스크(6)의 원래 광 블럭 패턴(7)에 의해 형성된 레지스트 패턴과 일체로 형성되어 있다. 따라서, 그렇게 형성된 레지스트 패턴을 사용하여 상위 레벨 배선 도체 막(4)을 에칭시켜서 상위 레벨 배선 도체 패턴(4A)을 형성하면, 상위 레벨 배선 도체 패턴(4A)의, 더미패턴(7A)에 상응하는 부분(4B)이 형성되어 층 S을 덮는다. 또한, 더미패턴(7A)에 상응하는 부분(4B)은 원래 상위 레벨 배선 도체 패턴(4A)과 일체로 형성되어있기 때문에, 더미패턴(7A)에 상응하는 부분(4B)은 결코 플로팅 패턴이 될 수 없고, 따라서, 플로팅 패턴에 기여하는 종래 기술의 공정의 문제점이 발생하지 않는다. 더미패턴(7A)은 하위 레벨 배선 도체 패턴(2)과 겹치는데에 반드시 필요한 것은 아니다. 노출 마스크(6)의 더미패턴(7B)은 도 5에 도시된 바와같이, 평면도에서 하위 레벨 배선 도체 패턴(2)에 가깝게 연장된다면 충분하다. 이러한 변형을 사용하면, 층 S에 도달하는 노출광의 양은 실질적으로 감소됨으로써 헐레이션에 의해 발생되는 문제점을 피할 수 있다. 또한, 더미패턴(7B)에 상응하는 상위 레벨 배선 도체 패턴(4A)의 일부(4c)는 하위 레벨 배선 도체 패턴(2)과 겹치지 않기 때문에, 하위 레벨 배선 도체 패턴(2)과 상위 레벨 배선 도체 패턴(4A) 사이의 커패시턴스는 제 4a에 도시된 제 1의 실시예에 비해서 감소될 수 있다.
도 6a 및 도 6b를 참조하면, 본 발명에 따른 반도체 디바이스의 제 2의 실시예에서 두가지 상이한 레벨 배선 도체의 평면도와, 본 발명에 따른 방법의 제 2의 실시예와 제 2의 실시예방법에서 사용된 노출 마스크에 따라 제조된 반도체 디바이스의, 도 6a의 라인 Ⅵ-Ⅵ따라 취한 단면도가 도시되었다. 도 6a 및 도 6b에서, 도 4a와 도 4b에 도시된 것과 같은 소자는 같은 도면 부호로 표시하였고, 따라서, 그의 설명은 생략한다.
제 2의 실시예에서, 더미패턴(2A)은, 도 6a로부터 도시된 것처럼, 평면도에서 (다음 공정에서 형성될) 상위 레벨 배선 도체 패턴(4A)이 단부와 부분적으로 겹치거나 가까이로 연장되도록, 하위 레벨 배선 도체 패턴(2)내에 형성되어있다. 다시말하면, 하위 레벨 배선 도체 패턴(2)의 일부는 더미패턴(2A)을 구성하도록 연장됨으로써, 도 6b에 도시된 것처럼, 하위 레벨 배선 도체 패턴(2)의 단부에 의해 발생된 층 S은 상위 레벨 배선 도체패턴(4A)을 형성하기 위한 노출 마스크(6)의 원래 광 블럭 패턴(7) 바로 아래의 위치로 이동된다. 도시된 실시예에서, 더미패턴(2A)은 제 4a에 도시된 L-자 형성의 하위 레벨 배선 도체 패턴(2)의 직각 모서리의 내부(2A)를 덮도록 형성되어있다.
따라서, 제 2의 실시예에서는, 상위 레벨 배선 도체 막(4) 위에 포지티브 포토레지스트 막(5)을 증착하고, 노출 마스크(6)를 통해서 노출시킨 다음, 현상시켜서, 레지스트 패턴(5B)을 형성할 때, 하위 레벨 배선 도체 패턴(2)에 의해 발생된 층 S은, 노출 마스크(6)의 광 블럭 패턴(7) 바로 아래에 위치하고, 노출기의 노출광(8)은 층 S 위에 투사되는 통로가 없어서, 층 S의 요면에 의해 반사된 광은 절대로 집속되지 않고, 하위 레벨 배선 도체 패턴에 상응하는 포토레지스트(5)의 일부 위에 집속된다. 한편, 새로 발생된 직각 내부 모서리 부분(2b)의 요면에 의해 반사되고 집속된 광(10A)은 포토레지스트 패턴(5B)으로 향하지 않기 때문에, 새로 발생된 직각 내부 모서리 부분(2B)은 포터레지스트 막(5)에 부작용을 주지 않는다. 따라서, 층 S에 의해 발생된 헐레이션의 부작용이 방지되고, 따라서, 아주 정밀한 레지스트 패턴(5B)이 형성될 수 있다. 또한, 상위 레벨 배선 도체 패턴(4A)이 형성되면, 부동 패턴이 형성되지 않고, 따라서, 이물질이 발생하는 문제점이 제거될 수 있다.
스텝의 곡면에 의해 야기된 헐레이션의 영향은 스텝의 형태, 스텝의 상기 곡면의 각도 및 다른 요소에 따라 변한다. 그러므로, 상기 스텝의 곡면에 의해 야기된 헐레이션의 영향을 완전히 방지하기 위하여, 노출 마스크(6)의 고유의 광 블럭 패턴(7)과 일체로 형성된 더미패턴(7A; 그러므로, 상위 레벨 배선 도체 패턴(4A)의 더미패턴(4B))은 상기 평면도에서 스텝 S와 부분적으로 겹치게하는 것이 양호하다. 대안으로, 하위 레벨 배선 도체 패턴(2)과 일체로 형성된 더미패턴(2A)은 노출 마스크(6)의 고유의 광 블럭 패턴(7)의 에지 및 그러므로, 평면도에서 상위 레벨 배선 도체 패턴(4A)와 부분적으로 겹치게 하는 것이 양호하다. 여기서, 공정의 마진을 고려하여, 상기 부분적 오버랩핑의 정도는 상기 공정 마진 보다 더 적지 않은 것이 양호하다. 또한편, 상위 레벨 배선 도체 패턴(4A)의 더미패턴(4B) 또는 하위 레벨 배선 도체 패턴(2)의 더미패턴(2A)에 의해 형성된 가능한 기생 캐패시턴스를 고려하여, 상기 부분적오버랩핑의 정도는 되도록 수회의 공정 마진, 특히 2회 또는 3회 공정 마진으로 제한되어야 한다. 즉, 기생 캐패시턴스에 관한 아무런 문제도 발생하지 않으면, 상기 오버랩핑의 정도는 제한되지 않는다.
또한편, 노출 마스크(6)의 더미패턴(7A 및 그러므로, 상위 레벨 배선 도체 패턴(4A)의 더미패턴(4B))이 상기 평면도에서 스텝 S와 부분적으로 겹치게하거나, 또는 하위 레벨 배선 도체 패턴(2)과 일체로 형성된 더미패턴(2A)이 상기 평면도에서 노출 마스크(6)의 고유의 광 블럭 패턴(7)의 에지( 및 그러므로, 상위 레벨 배선 도체 패턴(4A)의 에지)와 부분적으로 겹치게하는 것이 어렵거나 또는 불가능하면, 노출 마스크(6)의 더미패턴(7A)및 그러므로, 상위 레벨 배선 도체 패턴(4A)의 더미패턴(4B))은 헐레이션의 영향을 실제로 방지하거나 또는 헐레이션의 영향을 무시할 수 있게 만들기에 충분한 가능한 정도까지 상기 평면도에서 스텝 S의 근처로 연장되야하거나, 또는 대안으로, 하위 레벨 배선 도체 패턴(2)의 더미 패턴(2A)은 헐레이션의 영향을 실제로 방지하거나 또는 헐레이션의 영향을 무시할 수 있게 만들기에 충분한 가능한 정도까지 상기 평면도에서 노출 마스크(6)의 고유의 광블럭 패턴(7)의 에지( 및 그러므로, 상위 레벨 도체 패턴(4A)의 에지)근처로 연장되야 한다.
상기 두가지 실시예에서, 본 발명은 헐레이션이 현저히 발생하기 쉬운 하위 레벨 배선 도체 패턴의 구부러진 부분에 적용된다. 그러나, 본 발명은 하위 레벨 배선 도체가 상위 레벨 배선 도체와 평행으로 구비되는 영역에 적용될 수 있다는 것이 주목된다. 또한, 본 발명은, 상기 층이 하위 레벨 배선 도체 패턴 이외의 패턴에 의해 형성될 때, 또는 상기 층을 덮기 위해 형성된 포토레지스트로부터 형성된 레지스트 패턴이 상위 레벨 배선 도체 패턴 이외의 패턴을 형성하기 위해 사용될 때 적용될 수 있다.
또한, 상기 설명된 두가지 실시예에서, 포지티브 포토레지스를 사용하였다. 그러나, 본 발명은 네거티브 포토레지스트가 사용될 때에도 적용될 수 있다. 또한, 본 발명은 위에 설명한 바와 같이 반도체 디바이스를 제조하기 위한 공정 뿐만 아니라, 석판 인쇄술을 사용한 임의의 다른 공정에도 적용될 수 있다.
상기 설명한 바와 같이, 본 발명에 따른 반도체 디바이스는, 상위 레벨 패턴은 평면도에서 반도체 디바이스의 표면 상에 형성된 층에 가깝게 연장되거나, 평면도에서 반도체 디바이스의 표면 위에 형성된 층과 부분적으로 겹치게 연장되도록 함께 일체로 형성된 더미패턴을 갖거나, 또는, 하위 레벨 패턴은 평면도에서 상위 레벨 패턴의 단부에 가깝게 연장되거나, 평면도에서 상위 레벨 패턴의 단부와 부분적으로 겹치도록 연장되게 함께 일체로 형성된 더미패턴을 갖는 것을 특징으로 한다. 따라서, 포토레지스트 막을 노출시켜, 상위 레벨 패턴을 형성하기 위해 사용된 레지스트 패턴을 형성할 때, 노출의 투사광은 그 층 위에 투사되는 경로가 없어서, 아주 정밀한 레지스트 패턴이 형성될 수 있다. 또한, 더미패턴은 절대로 플로팅 패턴이 되지 않기 때문에, 이물질 유입이 방지되고, 신뢰도가 아주 높은 반도체 디바이스를 제조할 수 있다.
또한, 본 발명에 따른 반도체 디바이스의 제조방법에서, 상위 레벨 패턴을 형성하기 위해 사용된 포토레지스트 막을 패터닝시키기 위해 사용된 노출마스크는, 상위 레벨 패턴에 상응하는 원래 마스크 패턴 뿐만 아니라, 하위 레벨 패턴에 의해 발생된 층을 덮고 원래 마스크 패턴과 일체인 더미패턴을 포함하는 것을 특징으로 하며, 여기서 하위 레벨 패턴은 하위 레벨 패턴과 일체이며 상위 레벨 패턴의 단부에 가깝게 연장되거나 상위 레벨 패턴의 단부와 부분적으로 겹치는 더미패턴을 미리 구비한 것이다. 따라서, 헐레이션을 일으키는 층에 도달한 광은 노출 마스크의 마스크 패턴 자체 또는 더미패턴에 의해서 차단됨으로써, 그 층의 표면에 의해 반사되는 광이 없으므로, 헐레이션이 방지된다. 따라서, 매우 정밀한 레지스트 패턴이 형성되어 매우 정밀한 상위 레벨 패턴이 형성될 수 있다. 또한, 더미패턴은 상위 레벨 패턴 또는 하위 레벨 패턴과 일체이기 때문에 플로팅 패턴이 발생되지 않고, 이물질의 유입이 방지된다. 따라서, 신뢰도가 매우 높은 반도체 디바이스가 제조될 수 있다.
특정 실시예를 들어서 본 발명을 도시하고 설명하였다. 그러나, 본 발명은 여기 설명한 실시예에만 한정되는 것이 아니고, 첨부된 청구범위 이내에서 변경과 수정이 이루어질 수 있다는 것을 주목해야 한다.

Claims (9)

  1. 반도체 디바이스에 있어서, 반도체 기판 위에 형성되고, 그 반도체 기판 위에 하나의 스텝(step)을 형성하는 하위 레벨 패턴, 및 하위 레벨 패턴을 형성하는 층의 레벨보다 높은 레벨에 형성된 층으로 형성된 상위 레벨 패턴을 포함하는 반도체 디바이스로서, 상기 상위 레벨 패턴은, 평면도에서 상기 단에 가깝에 연장되고 평면도에서 상기 스텝과 부분적으로 겹치게 연장되도록, 함께 일체로 형성된 더미패턴을 갖는 것을 특징으로 하는 반도체 디바이스.
  2. 제1항에 있어서, 상기 하위 레벨 패턴을 덮는 층간 절연막을 더 포함하는 반도체 디바이스로서, 상기 단은 상기 하위 레벨 패턴에 의해 층간 절연막의 표면위에 형성되고, 상기 상위 레벨 패턴은 상기 층간 절연막 위에 형성되어 있는 것을 특징으로 하는 반도체 디바이스.
  3. 제2항에 있어서, 상기 하위 레벨 패턴은 하위 레벨 배선 도체 패턴이고, 상기 상위 레벨 패턴은 상위 레벨 배선 도체 패턴인 것을 특징으로 하는 반도체 디바이스.
  4. 제1항에 있어서, 상기 하위 레벨 패턴은 상기 반도체 기판 위에 형성된 필드 산화물막인 것을 특징으로 하는 반도체 디바이스.
  5. 반도체 디바이스에 있어서, 상기 반도체 기판 위에 형성되어 상기 반도체 위에 스텝을 형성하는 하위 레벨 패턴, 및 상기 하위 레벨 패턴을 형성하는 층의 레벨보다 더 높은 레벨로 형성된 층으로 형성된 상위 레벨 패턴을 포함하는 반도체 디바이스로서, 상기 하위 레벨 패턴은 평면도에서 상위 레벨 패턴의 단부에 가깝게 연장되거나, 평면도에서 상기 상위 레벨 패턴의 단부와 부분적으로 겹치게 연장되도록 함께 일체로 형성된 더미 패턴을 갖는 것을 특징으로 하는 반도체 디바이스.
  6. 제5항에 있어서, 상기 하위 레벨 패턴을 덮는 층간 절연막을 더 포함하는 반도체 디바이스로서, 상기 스텝은 상기 하위 레벨 패턴에 의해 층간 절연막의 표면위에 형성되고, 상기 상위 레벨 패턴은 상기 층간 절연막위에 형성되어 있는 것을 특징으로 하는 반도체 디바이스.
  7. 제6항에 있어서, 상기 하위 레벨 패턴은 상기 하위 레벨 배선 도체 패턴이고, 상기 상위 레벨 패턴은 상기 상위 레벨 배선 도체 패턴인것을 특징으로 하는 반도체 디바이스.
  8. 반도체 디바이스의 제조방법에 있어서, 반도체 기판 위에 형성된 하위 레벨 패턴을 덮도록 상위 레벨 패턴 재료층을 형성하는 단계와, 상위 레벌 패턴 재료층을 덮도록 감광성 레지스트 막을 퇴적하는 단계와, 패턴된 레지스트막을 형성하도록 감광성 레지스트막을 선택적으로 노출하는 단계, 및 상위 레벨 패턴을 형성하기 위해 마스크로서 패턴된 레지스트 막을 사용함으로써 상위 레벨 패턴 재료층을 패터닝하는 단계를 포함하는, 반도체 디바이스의 제조방법으로서, 상기 감광성 레지스트막의 선택적 노출은, 상위 레벨 패턴을 형성하기 위해 사용된 원래 마스크 패턴과 통합되어 하위 레벨 패턴에 의해 형성된 스텝을 덮는 더미패턴을 갖는 노출 마스크를 사용함으로써 수행되는 것을 특징으로 하는 반도체 디바이스의 제조방법.
  9. 반도체 디바이스의 제조방법에 있어서, 반도체 기판 위에 형성된 하위 레벨 패턴을 덮도록 상위 레벨 패턴 재료층을 형성하는 단계와, 상위 레벨 패턴 재료층을 덮도록 감광성 레지스트 막을 퇴적하는 단계와, 패턴된 레지스트막을 형성하도록 감광성 레지스트막을 선택적으로 노출하는 단계, 및 상위 레벨 패턴을 형성하기 위해 마스크로서 패턴된 레지스트 막을 사용함으로써 상위 레벨 패턴 재료층을 패터닝하는 단계를 포함하는, 반도체 디바이스의 제조방법으로서, 상기 하위 레벨 패턴은 감광성 레지스트막의 선택적 노출에 사용된 노출 마스크의, 상위 레벨 패턴에 상응하는 원래 마스크 패턴의 단부에 연장된 더미패턴을 갖도록 형성되어, 하위 레벨 패턴의 더미패턴에 의해 형성된 스텝은 상위 레벨 패턴에 상응하는 노출 마스크의 원래 마스크 패턴의 바로 아래에 위치되어 있는 것을 특징으로 하는 반도체 디바이스의 제조방법.
    ※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.
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