JPH10335332A - 半導体装置およびその製造方法 - Google Patents

半導体装置およびその製造方法

Info

Publication number
JPH10335332A
JPH10335332A JP9146394A JP14639497A JPH10335332A JP H10335332 A JPH10335332 A JP H10335332A JP 9146394 A JP9146394 A JP 9146394A JP 14639497 A JP14639497 A JP 14639497A JP H10335332 A JPH10335332 A JP H10335332A
Authority
JP
Japan
Prior art keywords
semiconductor device
film
connection hole
pattern
forming
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
JP9146394A
Other languages
English (en)
Other versions
JP3527063B2 (ja
Inventor
Sachiko Hattori
佐知子 服部
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Mitsubishi Electric Corp
Original Assignee
Mitsubishi Electric Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Mitsubishi Electric Corp filed Critical Mitsubishi Electric Corp
Priority to JP14639497A priority Critical patent/JP3527063B2/ja
Priority to US08/988,210 priority patent/US6005295A/en
Publication of JPH10335332A publication Critical patent/JPH10335332A/ja
Priority to US09/274,653 priority patent/US6197679B1/en
Application granted granted Critical
Publication of JP3527063B2 publication Critical patent/JP3527063B2/ja
Anticipated expiration legal-status Critical
Expired - Fee Related legal-status Critical Current

Links

Classifications

    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00Details of semiconductor or other solid state devices
    • H01L23/544Marks applied to semiconductor devices or parts, e.g. registration marks, alignment structures, wafer maps
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2223/00Details relating to semiconductor or other solid state devices covered by the group H01L23/00
    • H01L2223/544Marks applied to semiconductor devices or parts
    • H01L2223/54453Marks applied to semiconductor devices or parts for use prior to dicing
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001Technical content checked by a classifier
    • H01L2924/0002Not covered by any one of groups H01L24/00, H01L24/00 and H01L2224/00
    • YGENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10TECHNICAL SUBJECTS COVERED BY FORMER USPC
    • Y10STECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10S438/00Semiconductor device manufacturing: process
    • Y10S438/942Masking
    • Y10S438/945Special, e.g. metal
    • YGENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10TECHNICAL SUBJECTS COVERED BY FORMER USPC
    • Y10STECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10S438/00Semiconductor device manufacturing: process
    • Y10S438/942Masking
    • Y10S438/947Subphotolithographic processing
    • YGENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10TECHNICAL SUBJECTS COVERED BY FORMER USPC
    • Y10STECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10S438/00Semiconductor device manufacturing: process
    • Y10S438/942Masking
    • Y10S438/948Radiation resist
    • Y10S438/952Utilizing antireflective layer
    • YGENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10TECHNICAL SUBJECTS COVERED BY FORMER USPC
    • Y10STECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10S438/00Semiconductor device manufacturing: process
    • Y10S438/975Substrate or mask aligning feature

Landscapes

  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Engineering & Computer Science (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
  • Exposure Of Semiconductors, Excluding Electron Or Ion Beam Exposure (AREA)
  • Exposure And Positioning Against Photoresist Photosensitive Materials (AREA)

Abstract

(57)【要約】 【課題】 ハーフトーンマスクを使用しても、重ね合わ
せ精度を向上させることができるように改良された、半
導体装置の製造方法を提供することを目的とする。 【解決手段】 反射防止膜5の上に酸化膜6を形成す
る。レジスト膜7a,7bに向けて、ハーフトーン位相
シフトマスク31を用いて、光を選択的に照射する。そ
の後、現像し、接続孔39のレジストパターン70a
と、重ね合わせマーク40を形成するためのレジストパ
ターン70bを形成する。本発明によれば、酸化膜6の
下に反射防止膜5が形成されているので、重ね合わせマ
ーク部30において、ゴーストパターンは発生しない。

Description

【発明の詳細な説明】
【0001】
【発明の属する技術分野】この発明は、一般に半導体装
置に関するものであり、より特定的には、接続孔のサイ
ズが0.4μm□以下であり、かつ重ね合わせマークを
有する半導体装置に関する。この発明は、また、そのよ
うな半導体装置の製造方法に関する。
【0002】
【従来の技術】半導体装置の製造においては、半導体装
置の高集積化と、それに伴う微細化のため、パターン線
の幅と、パターン線間の幅が小さくなっている。それに
加え、デバイスの縦方向の構造の複雑化により、高集積
化のための重ね合わせ精度が厳格に要求されている。
【0003】図11は、従来の重ね合わせ技術の概念図
である。重ね合わせは、フォトマスク20のパターンを
ウェハ21に転写するときに行なわれる。重ね合わせ
は、フォトマスク20を通して、アライメント光24を
用いて、既にウェハ上に形成された回折格子状のウェハ
重ね合わせマーク23の位置計測をすることによって行
なう。位置計測値とステージとのずれをステージを移動
することにより補正し、フォトマスク20上のチップパ
ターン25を、ウェハ21上にチップパターン26とし
て転写する。なお、このとき、さらに次の層を重ねる場
合のウェハアライメントパターンも同時に転写される。
【0004】このような重ね合わせマーク22は、X方
向の位置合わせを行なうものとY方向の位置合わせを行
なうものと、少なくとも2つ存在する。
【0005】さて、半導体装置の高集積化とそれに伴う
微細化のために、フォトマスク20として、ハーフトー
ン位相シフトマスク(以下、ハーフトーンマスクとい
う)を用いて、微小なパターンを形成する技術が、提案
されている。
【0006】図12を参照して、フォトマスクには、通
常マスクと位相シフトマスクとがある。位相シフトマス
クの1つとして、ハーフトーンマスクが知られている。
通常マスクは、ガラス基板の上にCr、MoSi等の金
属で形成されたパターンが形成されてなるものである。
ハーフトーンマスクは、ガラス基板の上に、MoSiO
N、CrON等の金属パターンが形成されてなるもので
ある。
【0007】ハーフトーンマスクは、通常マスクの上に
形成される遮光部に相当する場所に、非遮光部を通過す
る露光光の位相を反転させる材料をつけたものである。
ハーフトーンマスクは、パターンの光コントラストを、
通常マスクに比べて、強調させ、微細なパターンを形成
する。
【0008】図13は、通常マスクとハーフトーンマス
クとの相違を示したものである。ハーフトーンマスクで
は、非遮光部において、光の位相が反転する。ハーフト
ーンマスクを用いると、光強度のパターン26と光強度
のピーク27とは、明確に区別され、すなわち解像度が
高まる。しかし、後述するように、ゴーストパターンの
原因となる、光強度のピーク28が生じる。
【0009】
【発明が解決しようとする課題】次に、従来のハーフト
ーンマスクを用いて、リソグラフィ技術により、半導体
装置の製造する場合の問題点について説明する。
【0010】図14を参照して、半導体基板9の上に
は、接続孔部分と重ね合わせマーク部分30とが存在す
る。接続孔部分29では、半導体基板9の上に、第1の
酸化膜10と、バリアメタル11と、アルミ膜12と、
チタンナイトライド膜13と、第2の酸化膜14とが形
成されている。一方、重ね合わせマーク部30では、半
導体基板9の上に第1の酸化膜10と、第2の酸化膜1
4とが形成されている。接続孔部分29には、接続孔を
形成するためのレジスト15が設けられている。重ね合
わせマーク部30においては、重ね合わせマークを形成
するためのレジスト15bが設けられている。接続孔を
形成する部分に非遮光部を有し、重ね合わせマークを形
成する部分に非遮光部を有するハーフトーンマスク31
を準備する。ハーフトーンマスク31は、重ね合わせマ
ーク部30において、遮光部32と非遮光部33とを有
する。ハーフトーンマスク31を用いて、光34を、レ
ジスト15に向けて照射する。このとき、接続孔を形成
する部分35と重ね合わせマークを形成する部分36が
感光する。このときに、さらに、非遮光部において、ゴ
ーストパターン37が発生する。ゴーストパターン37
は、位相が反転した光(光強度のピーク28に相当)
が、基板9の表面で反射し、レジスト15bを感光させ
てできたものである。
【0011】次に、このゴーストパターン37の発生に
ついて、さらに詳細に説明する。図22は、シリコン基
板などの高反射基板に酸化膜をつけた場合の、酸化膜の
膜厚変動による、酸化膜表面の反射率の変化を示したも
のである。図22から明らかなように、酸化膜の膜厚変
動による反射率の振幅が大きい。これを反映して、図2
3に示すように、レジストの開孔部の径の変動も大きく
なる。反射率の振幅の周期は、365nmの波長の場
合、1240Å前後になり、酸化膜の膜厚が620Å変
動すると、反射率の極大と極小が、この振幅の範囲内に
入ってしまう。そのため、レジストの開孔部の径の変動
も、大きく変動する。膜厚が10000Å前後の酸化膜
をつけた場合、酸化膜の膜厚の面内ばらつきが10%あ
ると、上記変動により、シリコン基板からの反射光によ
るレジストの感光は避けられない。
【0012】図24は、高反射基板上で形成すべき接続
孔のサイズに対する最適露光量を示したものである。図
24には、ゴーストパターンの発生する露光量も併わせ
て記述されている。ここでは、接続孔のサイズを横軸に
表わしているが、図24のデータは、重ね合わせマーク
を形成するための最適露光量をも示している。なぜな
ら、重ね合わせマークの径は1μm以上であるので、重
ね合わせマークは、その大きさの点で、1μmの接続孔
と同視できるからである。
【0013】さて、接続孔が1μm□である場合の最適
露光量を1と規格化すると、0.4μm□の最適露光量
はその1.5倍要する。このとき、ゴーストパターンが
発生するための最適露光量は、規格1.5と規格1の間
に十分に入る。したがって、図14を参照して、接続孔
35を形成するときに、重ね合わせマーク部分にゴース
トパターン37が発生したのである。
【0014】なお、図22と図23から明らかなよう
に、反射率はばらついているので、重ね合わせマークが
良好にできるときもあれば、劣悪に仕上がるときもあ
る。そのばらつきが問題なのである。
【0015】図14と図15と図16に戻って、レジス
ト15を現像し、レジストのパターン15a,15bを
形成すると、図15に示すような、レジストの欠けが存
在しない、レジストパターン15a,15bはできず、
実際には、図16に示すように、レジストが欠けてはい
けない部分に、ハーフトーンマスク特有のゴーストパタ
ーンの光が入り込んでできた、欠けた部分38を有する
レジストパターン15a,15bが生じる。
【0016】なお、重ね合わせマークの大きさは、1μ
mのストライプ状のパターンであり、接続孔のサイズ
は、0.4μm□である。
【0017】図16と図17を参照して、レジストパタ
ーン15a,15bをマスクに用いて、第2の酸化膜1
4をエッチングすると、接続孔39を有する酸化膜16
aと、重ね合わせマークとなる酸化膜のパターン40を
有する酸化膜16bが形成される。劣悪な形状のレジス
トパターンを反映して、重ね合わせマークである酸化膜
のパターン40には、欠け141が生じる。
【0018】図18を参照して、接続孔39を通って、
チタンナイトライド膜13に接触するように、第2の配
線層41を形成する。このとき、重ね合わせマーク部分
30にも、第2の配線層の成分が形成される。第2の配
線層41を被覆するようにレジスト42を塗布する。
【0019】次に、重ね合わせマーク40を位置合わせ
の基準に用いて、レジスト42にハーフトーンマスクを
介して選択的に露光して、レジストパターン43を形成
する。レジストパターン43は、第2の配線層41をパ
ターニングするための部分であるが、図のように、重ね
合わせマーク40の劣悪形状に起因して、ずれて形成さ
れる。
【0020】図18と図19を参照して、レジスト42
を現像すると、レジストパターン43が残る。
【0021】図19と図20を参照して、レジストパタ
ーン43をマスクにして、第2の配線層41をパターニ
ングすると、第1の配線層であるアルミニウム膜12か
ら断線した第2の配線層41が形成される。なお、図2
1は、上記ずれが生じないで、理想的に工程が進んだ場
合の、半導体装置の断面図である。この場合は、第2の
配線層41は、チタンナイトライド膜13を介在させ
て、アルミ膜12にしっかりと接続されている。
【0022】上記断線が、半導体装置の製造の歩留りを
下げる原因となっていた。この発明は、上記のような問
題点を解決するためになされたもので、ハーフトーンマ
スクを使用して、重ね合わせの精度を向上させることが
できるように改良された、半導体装置の製造方法を提供
することを目的とする。
【0023】この発明のさらに他の目的は、そのような
方法によって得られた、半導体装置を提供することを目
的とする。
【0024】
【課題を解決するための手段】請求項1に係る半導体装
置は、上下に設けられた第1の配線層と第2の配線層が
接続孔で結ばれている半導体装置に係る。当該装置は、
半導体基板を備える。上記半導体基板の上には、上記接
続孔が存在する接続孔部分と、重ね合わせマークが存在
する重ね合わせマーク部分とが設けられている。上記重
ね合わせマーク部分は、重ね合わせマークとなる酸化膜
のパターンと、該酸化膜のパターンの下に下敷きされた
反射防止膜とを含む。
【0025】請求項2に係る半導体装置においては、上
記反射防止膜は、上記半導体基板の上に設けられたメタ
ル膜の上に設けられている。
【0026】請求項3に係る半導体装置においては、上
記メタル膜はアルミニウム、アルミニウムシリコン、ア
ルミニウム銅、銅またはタングステンを主成分とする材
質で形成されている。
【0027】請求項4に係る半導体装置においては、上
記反射防止膜は、チタン、チタンナイトライド、アモル
ファスシリコン、または窒化シリコンで形成されてい
る。
【0028】請求項5に係る半導体装置においては、上
記接続孔のサイズは、0.4μm□以下にされている。
【0029】請求項6に係る半導体装置の製造方法は、
上下に設けられた第1の配線層と第2の配線層が接続孔
で結ばれている半導体装置の製造方法に係る。上記半導
体基板の上に、上記第1の配線層となるメタル膜を形成
する。上記第1のメタル膜の上に導電性の反射防止膜を
形成する。上記反射防止膜の上に酸化膜を形成する。上
記酸化膜の上にレジスト層を形成する。上記レジスト層
に向けて、ハーフトーン位相シフトマスクを用いて、光
を選択的に照射し、その後、現像し、それによって、上
記接続孔を形成するためのレジストパターンと、重ね合
わせマークを形成するためのレジストパターンを形成す
る。上記接続孔のレジストパターンと上記重ね合わせマ
ークのレジストパターンをマスクにして、上記酸化膜を
エッチングし、それによって、上記酸化膜中に上記接続
孔を形成すると同時に、重ね合わせマークとなる酸化膜
のパターンを形成する。上記重ね合わせマークを位置合
わせの基準に用いて、リソグラフィ技術により、上記接
続孔を通って上記第1の配線層に電気的に接続される第
2の配線層を形成する。
【0030】請求項7に係る半導体装置の製造方法にお
いては、上記メタル膜を、アルミニウム、アルミニウム
シリコン、アルミニウム銅、銅、タングステンを主成分
とする材質で形成する。
【0031】請求項8に係る半導体装置の製造方法にお
いては、上記反射防止膜を、チタン、チタンナイトライ
ド、アモルファスシリコン、または窒化シリコンで形成
する。
【0032】請求項9に係る半導体装置の製造方法にお
いては、上記接続孔のサイズを、0.4μm□以下にす
る。
【0033】
【発明の実施の形態】以下、この発明に係る半導体装置
の製造方法を、図について説明する。
【0034】図1を参照して、接続孔部29と重ね合わ
せマーク部30を有する半導体基板1を準備する。接続
孔部29と重ね合わせマーク部30は、それぞれ、基板
1と、第1の酸化膜2と、バリアメタル3と、アルミニ
ウム膜4と、チタンナイトライド膜5と、第2の酸化膜
6とからなる。第2の酸化膜6の上に、レジスト膜7
a,7bが設けられている。接続孔を形成する部分に非
遮光部を有し、重ね合わせマークを形成する部分に非遮
光部を有するハーフトーンマスク31を準備する。ハー
フトーンマスク31を用いて、レジスト膜7a,7bに
向けて、光34を照射する。
【0035】図2は、図1における半導体装置の平面図
を表わしている。図2を参照して、接続孔39のサイズ
は、0.4μm□である。本発明は、これ以下のサイズ
を有する接続孔を形成するのに有効である。重ね合わせ
マーク22は、幅が1μmのストライプ状のパターンで
ある。
【0036】さて、チタンナイトライド膜5は、アルミ
ニウム配線4の信頼性を保つために不可欠なものである
が、このチタンナイトライド膜は同時に、アルミニウム
膜4の反射防止膜としての役割を果たしている。
【0037】図1と図3を参照して、レジスト膜7a,
7bを現像する。重ね合わせマーク部において、チタン
ナイトライド膜5がアルミニウム膜4の反射防止膜とし
ての役割を果たしているので、得られる重ね合わせマー
クのレジストパターン70bには、ゴーストパターンの
発生もなく、良好な形状のものが得られた。
【0038】図3と図4を参照して、レジストパターン
70a,70bをマスクにして、第2の酸化膜6をエッ
チングし、接続孔39を有する酸化膜8aを形成すると
同時に、重ね合わせマーク40となる酸化膜のパターン
8bを形成する。
【0039】図4と図5を参照して、接続孔39を通っ
て、チタンナイトライド膜5に接触するように、半導体
基板1の上に第2の配線層41を形成する。第2の配線
層41の上にレジスト膜42を形成する。重ね合わせマ
ーク40を位置合わせの基準に用いて、レジスト膜42
を選択的に露光する。
【0040】図5と図6を参照して、レジスト膜42を
現像し、レジストのレジストパターン43を残す。
【0041】図6と図7を参照して、レジストのレジス
トパターン43をマスクにして、第2の配線層41をエ
ッチングし、第2の配線層41のパターンを形成する。
重ね合わせマーク40の形状が、良好であるので、第2
の配線層41のパターンは、ずれることなく、所定の位
置に形成される。
【0042】次に、重ね合わせマークが、良好に形成さ
れた理由について説明する。図8は、低反射基板上に酸
化膜をつけた場合の、酸化膜の膜厚変動と酸化膜表面の
反射率との関係を示したものである。このように、低反
射基板上では、酸化膜の膜厚変動による、反射率の振幅
が小さくなる。これを反映して、図9を参照して、レジ
ストの開孔部の径の変動も小さくなる。図9は、反射率
の変動が小さい場合は、酸化膜の膜厚のばらつきが発生
しても、レジストの開孔部の径の変動が抑えられること
を示している。
【0043】図10は、低反射基板上での、接続孔のサ
イズに対する、最適露光量の関係を示したものである。
この図では、ゴーストパターンの発生のための露光量も
併わせて記入されている。径が1μmの接続孔を形成す
るための最適露光量を1と規格化すると、0.4μmの
接続孔を形成するための最適露光量は1.2となる。図
のように、ゴーストパターンを発生するための露光量
は、露光量(規格化)1.2を超えている。したがっ
て、0.4μmの接続孔を形成するための露光量では、
ゴーストパターンは発生しない。
【0044】なお、本実施例では、重ね合わせマークの
下に下敷きされたチタンナイトライド膜がアルミニウム
膜の反射防止膜として機能している。したがって、図8
から図10に示す原理により、接続孔を形成するとき
に、重ね合わせマーク部分に、ゴーストパターンが発生
せず、ひいては、良好なレジストパターンができたので
ある。
【0045】なお上記実施例では、メタル膜として、ア
ルミニウム膜を例示したが、この発明はこれに限られる
ものでなくアルミニウムシリコン膜、アルミニウム銅
膜、銅膜、タングステン膜も使用することができる。
【0046】また、反射防止膜の例として、チタンナイ
トライド膜を例示したが、この発明はこれに限られるも
のでなく、チタン膜、アモルファスシリコン膜、窒化シ
リコンのいずれでもよい。
【0047】また、上記実施例では、配線膜の構造とし
て、アルミニウム膜とチタンナイトライド膜の組合せを
例示したが、これに限られるものではなく、酸化膜の下
に、反射防止の働きをする膜は、いずれも使用すること
ができる。反射防止膜として、光を吸収する能力のある
もの、光の緩衝作用を利用するもの、のいずれも使用で
きる。上記チタン膜と上記チタンナイトライド膜は光の
吸収を利用して反射を防止し、上記アモルファスシリコ
ンと上記窒化シリコンは、光の緩衝作用を利用して、反
射を防止する。
【0048】また、上記実施例では、アライメント光が
フォトマスクを通る場合を例示したが、この発明はこれ
に限られるものでなく、アライメント光がフォトマスク
やレンズを通らない場合でも、ウェハ上の重ね合わせマ
ークを位置計測できるものであれば何でも使用できる。
【0049】
【発明の効果】請求項1に係る半導体装置によれば、重
ね合わせ部分が、重ね合わせマークとなる酸化膜のパタ
ーンと、該酸化膜のパターンの下に下敷きされた反射防
止膜とを備えているので、重ね合わせ部分において、ゴ
ーストパターンが形成されない。結果として、接続孔部
分において、断線のない、半導体装置となる。
【0050】請求項2に係る半導体装置によれば、上記
反射防止膜は、半導体基板の上に設けられたメタル膜の
上に設けられている。ひいては、メタル膜による光の反
射が防止され、ひいては、ゴーストパターンが発生しな
い。結果として、接続孔部分において、断線のない半導
体装置が得られる。
【0051】請求項3に係る半導体装置によれば、上記
メタル膜が、アルミニウム膜、アルミシリコン膜、アル
ミ銅膜、銅膜、タングステン膜で形成されているので、
伝導性のよい配線を含む半導体装置となる。
【0052】請求項4に係る半導体装置によれば、反射
防止膜が、チタン、チタンナイトライドで形成されてい
るので、ゴーストパターン発生の原因となる光を吸収す
るという効果を奏する。また、反射防止膜とし、アルミ
ニウムシリコンと窒化シリコンを用いた場合には、光の
緩衝作用により、反射を防止することができるという効
果を奏する。
【0053】請求項5に係る半導体装置によれば、接続
孔のサイズが0.4μm□以下にされているので、半導
体の高集積化に対応させることができるという効果を奏
する。
【0054】請求項6に係る半導体装置の製造方法によ
れば、レジスト層の下に存在する酸化膜の下に反射防止
膜が形成されているので、ハーフトーンマスクを用いて
光をレジスト層に選択的に照射しても、レジスト層にゴ
ーストパターンは発生しない。
【0055】請求項7に係る半導体装置の製造方法によ
れば、メタル膜として、アルミニウム膜、アルミニウム
シリコン膜、アルミニウム銅膜、銅膜、タングステン膜
を使用しているので、導電性のよい配線を有する半導体
装置が得られるという効果を奏する。
【0056】請求項8に係る半導体装置の製造方法によ
れば、反射防止膜として、チタン膜、チタンナイトライ
ド膜、アモルファスシリコン膜、窒化シリコン膜を用い
ているので、ゴーストパターンの発生を効果的に防止す
ることができるという効果を奏する。
【0057】請求項9に係る半導体装置の製造方法によ
れば、接続孔のサイズを0.4μm□以下にしているの
で、微細なパターンを有する半導体装置が得られるとい
う効果を奏する。
【図面の簡単な説明】
【図1】 本発明の実施の形態に係る半導体装置の製造
方法の順序の第1の工程における半導体装置の断面図で
ある。
【図2】 図1に示す半導体装置の平面図である。
【図3】 本発明の実施の形態に係る半導体装置の製造
方法の順序の第2の工程における半導体装置の断面図で
ある。
【図4】 本発明の実施の形態に係る半導体装置の製造
方法の順序の第3の工程における半導体装置の断面図で
ある。
【図5】 本発明の実施の形態に係る半導体装置の製造
方法の順序の第4の工程における半導体装置の断面図で
ある。
【図6】 本発明の実施の形態に係る半導体装置の製造
方法の順序の第5の工程における半導体装置の断面図で
ある。
【図7】 本発明の実施の形態に係る半導体装置の製造
方法の順序の第6の工程における半導体装置の断面図で
ある。
【図8】 低反射基板を用いた場合の、酸化膜の膜厚と
反射率との関係を示す図である。
【図9】 低反射基板を用いた場合の、酸化膜の膜厚
と、レジストの開孔部の径との関係を示す図である。
【図10】 低反射基板を用いた場合の、接続孔のサイ
ズと最適露光量との関係を示す図である。
【図11】 従来の重ね合わせ技術の模式図である。
【図12】 従来のフォトマスクの種類を示す図であ
る。
【図13】 従来の、通常のマスクとハーフトーン型マ
スクの働きを説明するための図である。
【図14】 従来の半導体装置の製造方法の順序の第1
の工程における半導体装置の断面図である。
【図15】 従来の半導体装置の製造方法の順序の第2
の工程における半導体装置の断面図である。
【図16】 従来の半導体装置の製造方法の順序の第3
の工程における半導体装置の断面図である。
【図17】 従来の半導体装置の製造方法の順序の第4
の工程における半導体装置の断面図である。
【図18】 従来の半導体装置の製造方法の順序の第5
の工程における半導体装置の断面図である。
【図19】 従来の半導体装置の製造方法の順序の第6
の工程における半導体装置の断面図である。
【図20】 従来の半導体装置の製造方法の順序の第7
の工程における半導体装置の断面図である。
【図21】 従来の半導体装置の製造方法において、工
程が理想的に進んだ場合の仮想的な半導体装置の断面図
である。
【図22】 高反射基板を用いた場合の、酸化膜の膜厚
と反射率との関係を示した図である。
【図23】 高反射基板を用いた場合の、酸化膜の膜厚
と、レジストの開孔部の径との関係図である。
【図24】 高反射基板を用いた場合の、接続孔サイズ
と、最適露光量との関係を示す図である。
【符号の説明】
1 半導体基板、4 第1の配線層、5 反射防止膜、
39 接続孔、40重ね合わせマーク、41 第2の配
線層。
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 FI H01L 21/30 574

Claims (9)

    【特許請求の範囲】
  1. 【請求項1】 上下に設けられた第1の配線層と第2の
    配線層が接続孔で結ばれている半導体装置であって、 半導体基板と、 前記半導体基板の上に設けられた、前記接続孔が存在す
    る接続孔部分と、重ね合わせマークが存在する重ね合わ
    せマーク部分と、を備え、 前記重ね合わせ部分は、重ね合わせマークとなる酸化膜
    のパターンと、該酸化膜のパターンの下に下敷きされた
    反射防止膜とを含む、半導体装置。
  2. 【請求項2】 前述半導体基板の上にはメタル膜が設け
    られており、前記反射防止膜は、該メタル膜の上に設け
    られている、請求項1に記載の半導体装置。
  3. 【請求項3】 前記メタル膜は、アルミニウム、アルミ
    ニウムシリコン、アルミニウム銅、銅またはタングステ
    ンを主成分とする材質で形成されている、請求項2に記
    載の半導体装置。
  4. 【請求項4】 前記反射防止膜は、チタン、チタンナイ
    トライド、アモルファスシリコンまたは窒化シリコンで
    形成されている、請求項1に記載の半導体装置。
  5. 【請求項5】 前記接続孔のサイズは、0.4μm□以
    下である、請求項1に記載の半導体装置。
  6. 【請求項6】 上下に設けられた第1の配線層と第2の
    配線層が接続孔で結ばれている半導体装置の製造方法で
    あって、 半導体基板の上に前記第1の配線層となるメタル膜を形
    成する工程と、 前記第1のメタル膜の上に導電性の反射防止膜を形成す
    る工程と、 前記反射防止膜の上に酸化膜を形成する工程と、 前記酸化膜の上にレジスト層を形成する工程と、 前記レジスト層に向けて、ハーフトーン位相シフトマス
    クを用いて光を選択的に照射し、その後、現像し、それ
    によって前記接続孔を形成するためのレジストパターン
    と、重ね合わせマークを形成するためのレジストパター
    ンを形成する工程と、 前記接続孔のレジストパターンと前記重ね合わせマーク
    のレジストパターンをマスクにして、前記酸化膜をエッ
    チングし、それによって、前記酸化膜中に前記接続孔を
    形成すると同時に、重ね合わせマークとなる酸化膜のパ
    ターンを形成する工程と、 前記重ね合わせマークを位置合わせの基準に用いて、リ
    ソグラフィ技術により前記接続孔を通って前記第1の配
    線層に電気的に接続される第2の配線層を形成する工程
    と、備えた半導体装置の製造方法。
  7. 【請求項7】 前記メタル膜は、アルミニウム、アルミ
    ニウムシリコン、アルミニウム銅、銅、またはタングス
    テンを主成分とする材質で形成される、請求項6に記載
    の半導体装置の製造方法。
  8. 【請求項8】 前記反射防止膜はチタン、チタンナイト
    ライド、アモルファスシリコン、または窒化シリコンで
    形成される、請求項6に記載の半導体装置の製造方法。
  9. 【請求項9】 前記接続孔のサイズは0.4μm□以下
    である、請求項6に記載の半導体装置の製造方法。
JP14639497A 1997-06-04 1997-06-04 半導体装置の製造方法 Expired - Fee Related JP3527063B2 (ja)

Priority Applications (3)

Application Number Priority Date Filing Date Title
JP14639497A JP3527063B2 (ja) 1997-06-04 1997-06-04 半導体装置の製造方法
US08/988,210 US6005295A (en) 1997-06-04 1997-12-10 Semiconductor device and manufacturing method therefor
US09/274,653 US6197679B1 (en) 1997-06-04 1999-03-23 Semiconductor device and manufacturing method therefor

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP14639497A JP3527063B2 (ja) 1997-06-04 1997-06-04 半導体装置の製造方法

Publications (2)

Publication Number Publication Date
JPH10335332A true JPH10335332A (ja) 1998-12-18
JP3527063B2 JP3527063B2 (ja) 2004-05-17

Family

ID=15406717

Family Applications (1)

Application Number Title Priority Date Filing Date
JP14639497A Expired - Fee Related JP3527063B2 (ja) 1997-06-04 1997-06-04 半導体装置の製造方法

Country Status (2)

Country Link
US (2) US6005295A (ja)
JP (1) JP3527063B2 (ja)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6569605B1 (en) 1999-06-29 2003-05-27 Hyundai Electronics Industries Co., Ltd. Photomask and method for forming micro patterns of semiconductor device using the same

Families Citing this family (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6093973A (en) * 1998-09-30 2000-07-25 Advanced Micro Devices, Inc. Hard mask for metal patterning
US7317531B2 (en) 2002-12-05 2008-01-08 Kla-Tencor Technologies Corporation Apparatus and methods for detecting overlay errors using scatterometry
US7541201B2 (en) 2000-08-30 2009-06-02 Kla-Tencor Technologies Corporation Apparatus and methods for determining overlay of structures having rotational or mirror symmetry
US20030002043A1 (en) 2001-04-10 2003-01-02 Kla-Tencor Corporation Periodic patterns and technique to control misalignment
TW552836B (en) * 2001-07-13 2003-09-11 Jipukomu Kabushiki Kaisha Method for treating surface of copper articles
US6577020B2 (en) * 2001-10-11 2003-06-10 Taiwan Semiconductor Manufacturing Co., Ltd High contrast alignment marks having flexible placement
KR100491144B1 (ko) * 2001-12-26 2005-05-24 삼성에스디아이 주식회사 평판표시장치 및 그의 제조방법
KR100491143B1 (ko) * 2001-12-26 2005-05-24 삼성에스디아이 주식회사 블랙매트릭스를 구비한 평판표시장치 및 그 제조방법
US7440105B2 (en) * 2002-12-05 2008-10-21 Kla-Tencor Technologies Corporation Continuously varying offset mark and methods of determining overlay
US7065737B2 (en) * 2004-03-01 2006-06-20 Advanced Micro Devices, Inc Multi-layer overlay measurement and correction technique for IC manufacturing
US20070104923A1 (en) * 2005-11-04 2007-05-10 Whitaker Robert H Novel mineral composition
US10451412B2 (en) 2016-04-22 2019-10-22 Kla-Tencor Corporation Apparatus and methods for detecting overlay errors using scatterometry

Family Cites Families (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH07335721A (ja) * 1994-06-13 1995-12-22 Mitsubishi Electric Corp アライメントマークを有する半導体装置
US5401691A (en) * 1994-07-01 1995-03-28 Cypress Semiconductor Corporation Method of fabrication an inverse open frame alignment mark
US5503962A (en) * 1994-07-15 1996-04-02 Cypress Semiconductor Corporation Chemical-mechanical alignment mark and method of fabrication
US5914202A (en) * 1996-06-10 1999-06-22 Sharp Microeletronics Technology, Inc. Method for forming a multi-level reticle
US5760483A (en) * 1996-12-23 1998-06-02 International, Business Machines Corporation Method for improving visibility of alignment targets in semiconductor processing
US5760484A (en) * 1997-02-11 1998-06-02 Mosel Vitelic Inc. Alignment mark pattern for semiconductor process
US5783490A (en) * 1997-04-21 1998-07-21 Vanguard International Semiconductor Corporation Photolithography alignment mark and manufacturing method

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6569605B1 (en) 1999-06-29 2003-05-27 Hyundai Electronics Industries Co., Ltd. Photomask and method for forming micro patterns of semiconductor device using the same
US6821690B2 (en) 1999-06-29 2004-11-23 Hyundai Electronics Industries Co., Ltd. Photomask and method for forming micro patterns of semiconductor device using the same

Also Published As

Publication number Publication date
JP3527063B2 (ja) 2004-05-17
US6197679B1 (en) 2001-03-06
US6005295A (en) 1999-12-21

Similar Documents

Publication Publication Date Title
KR100231937B1 (ko) 멀티레벨 레티클 시스템 및 멀티레벨 포토레지스트 프로파일 형성 방법
US5482799A (en) Phase shift mask and manufacturing method thereof
US5863677A (en) Aligner and patterning method using phase shift mask
US7674563B2 (en) Pattern forming method and phase shift mask manufacturing method
JP3411613B2 (ja) ハーフトーン型位相シフトマスク
JP3527063B2 (ja) 半導体装置の製造方法
US20020146648A1 (en) Attenuating extreme ultraviolet (EUV) phase-shifting mask fabrication method
JP2009058877A (ja) フォトマスク及びそれを用いたパターン形成方法
US5849438A (en) Phase shift mask and method for fabricating the same
CN114895521A (zh) 图案化制程与光罩
US20040063001A1 (en) Method of making an integrated circuit using a photomask having a dual antireflective coating
JP2002287326A (ja) 半導体素子製造のための位相反転マスク及びその製造方法
US6103428A (en) Photomask utilizing auxiliary pattern that is not transferred with the resist pattern
US5895735A (en) Phase shift masks including first and second radiation blocking layer patterns, and methods of fabricating and using the same
JPH05142745A (ja) 位相シフトマスク及びマスクの製造方法
JP3978852B2 (ja) 半導体装置の製造方法
JP2000021978A (ja) フォトマスクおよびパターン形成方法
JPH1041302A (ja) 半導体装置およびその製造方法
US20230305381A1 (en) Euv photo masks and manufacturing method thereof
JP3046631B2 (ja) 位相シフトフォトマスクの製造方法
JPH08330249A (ja) 半導体装置の製造方法
KR0165402B1 (ko) 위상반전 마스크 및 그 제조방법
US6858354B1 (en) Method to prevent side lobe on seal ring
JP3427451B2 (ja) 光学マスク
KR100272518B1 (ko) 감광막 패터닝방법

Legal Events

Date Code Title Description
A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20031125

A521 Written amendment

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20040113

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20040210

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20040218

R150 Certificate of patent or registration of utility model

Free format text: JAPANESE INTERMEDIATE CODE: R150

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20080227

Year of fee payment: 4

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20090227

Year of fee payment: 5

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20090227

Year of fee payment: 5

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20100227

Year of fee payment: 6

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20110227

Year of fee payment: 7

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20110227

Year of fee payment: 7

S111 Request for change of ownership or part of ownership

Free format text: JAPANESE INTERMEDIATE CODE: R313111

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20110227

Year of fee payment: 7

R350 Written notification of registration of transfer

Free format text: JAPANESE INTERMEDIATE CODE: R350

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20110227

Year of fee payment: 7

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20120227

Year of fee payment: 8

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20130227

Year of fee payment: 9

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20140227

Year of fee payment: 10

LAPS Cancellation because of no payment of annual fees