KR970071276A - 브리지 회로 - Google Patents

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KR970071276A
KR970071276A KR1019960010176A KR19960010176A KR970071276A KR 970071276 A KR970071276 A KR 970071276A KR 1019960010176 A KR1019960010176 A KR 1019960010176A KR 19960010176 A KR19960010176 A KR 19960010176A KR 970071276 A KR970071276 A KR 970071276A
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이동순
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문정환
Lg 반도체주식회사
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Abstract

본 발명은 브리지 회로는, 개시소자와 접속하는 제1버스와, 목표소자와 접속하는 제2버스 사이에 연결되어 상기 개시소자의 제어신호 및 데이타를 목표소자에 쓰거나 목표소자로부터 필요한 데이타를 읽어들이도록 하는 브리지 회로에 있어서, 상기 제1버스와 브리지 회로와의 인터페이싱을 위한 제1인터페이스와, 상기 제2버스와 브리지 회로와의 인터페이싱을 위한 제2인터페이스와, 상기 목표소자의 어드레스값을 저장하기 위한 캐쉬 메모리와, 상기 캐쉬 메모리를 제어하기 위한 캐쉬 메모리 제어부와, 상기 제2버스상의 목표소자의 명령어를 감시하기 위한 스눕 집적논리회로부를 포함하여 구성되며, 캐쉬 메모리를 이용함으로써 종래 선입선출부 이용시 발생할 수 있는 재시도 과정을 줄임으로써 데이타와 명령처리속도를 향상시킬 수 있으며, 상기 캐쉬 메모리를 제어하기 위한 캐쉬 메모리 제어기를 브리지 회로 내에 구비하여 제2버스의 유휴상태를 주기적으로 검사하여 라이트 백할 수 있도록 함으로써 버스 이용효율을 높일 수 있는 효과가 있다.

Description

브리지 회로
본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음
제2도는 본 발명에 의한 브리지 회로의 구성을 도시한 것이며, 제3도는 본 발명에 의한 브리지 회로의 캐쉬 메모리 제어부의 구성을 상세하게 도시한 것이다.

Claims (4)

  1. 개시소자와 접속하는 제1버스와, 목표소자와 접속하는 제2버스 사이에 연결되어 상기 개시소자의 제어신호 및 데이타를 목표소자에 쓰거나 목표소자로부터 필요한 데이타를 읽어들이도록 하는 브리지 회로에 있어서, 상기 제1버스와 브리지 회로와의 인터페이싱을 위한 제1인터페이스와, 상기 제2버스와 브리지 회로와의 인터페이싱을 위한 제2인터페이스와, 상기 목표소자의 어드레스값을 저장하기 위한 캐쉬 메모리와, 상기 캐쉬 메모리를 제어하기 위한 캐쉬 메모리 제어부와, 상기 제2버스상의 목표소자의 명령어를 감시하기 위한 스눕 집적논리회로부를 포함하여 구성된 것을 특징으로 하는 브리지 회로.
  2. 제1항에 있어서, 상기 캐쉬 메모리 제어부는, 캐쉬 히트이면 캐쉬 메모리의 내용을 억세스하는 캐쉬 히트 처리부와, 상기 캐쉬 메모리의 데이타를 목표소자가 사용하려고 할때 이를 제어하기 위한 캐쉬 데이타 제어부와, 제2버스의 상태를 출력하기 위한 버스 상태 검출기와, 상기 각 구성부의 출력에 따라 캐쉬 메모리를 제어하기 위한 캐쉬 제어기를 포함하여 구성된 것을 특징으로 하는 브리지 회로.
  3. 제2항에 있어서, 상기 캐쉬 히트 처리부는, 제1버스값을 저장하기 위한 제1어드레스 저장부와, 상기 캐쉬 메모리의 태그 비트와 상기 제1어드레스 저장부의 출력을 비교하기 위한 제1비교기와, 상기 제1비교기의 출력과 리드 동작신호를 입력으로 하는 앤드게이트(37)와, 상기 제1비교기의 출력과 라이드 동작신호를 입력으로 하는 앤드게이트(39)를 포함하며 구성된 것을 특징으로 하는 브리지 회로.
  4. 제2항에 있어서, 상기 캐쉬 데이타 제어부는 상기 제2버스값을 저장하기 위한 제2어드레스 저장부와, 상기 캐쉬 메모리의 태그 비트와 상기 제2어드레스 저장부위 출력을 비교하기 위한 제2비교기와, 상기 제2비교기의 출력과 리드 동작신호를 입력으로 앤드게이트(47)와, 상기 제1비교기의 출력과 라이드 동작신호 및 더티비트를 입력으로 하는 앤드게이트(49)를 포함하여 구성된 것을 특징으로 하는 브리지 회로.
    ※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.
KR1019960010176A 1996-04-04 1996-04-04 브리지 회로 KR100234687B1 (ko)

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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100316190B1 (ko) * 1998-08-21 2001-12-12 포만 제프리 엘 로컬 메모리에서 패킷화된 동작 정보의 기억을 통한 입출력 성능을 증가시키기 위한 시스템

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* Cited by examiner, † Cited by third party
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KR100316190B1 (ko) * 1998-08-21 2001-12-12 포만 제프리 엘 로컬 메모리에서 패킷화된 동작 정보의 기억을 통한 입출력 성능을 증가시키기 위한 시스템

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