KR970067611A - 트랜지스터 제조용 절연체 상의 실리콘(soi) 타입 기판 및 상기한 기판의 제조 공정 - Google Patents

트랜지스터 제조용 절연체 상의 실리콘(soi) 타입 기판 및 상기한 기판의 제조 공정 Download PDF

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Abstract

트랜지스터 제조용 절연체 상의 실리콘(silicon on insulator : SOI) 타입기판 제조 공정에 있어서, 본 발명에 따른 제조 공정은, a) 제1영역(20)과, 제1영역(20)에 대해 함몰된 영역을 이루는 제2영역(22)을 형성하기 위해 실리콘 기판(10)의 표면을 성형하는 단계; b) 상기한 제1영역(20)과 제2영역(22)에 산화규소층(26)을 형성하는 단계로서, 제1영역과 제2영역 사이의 전이 측면과 수평이 되도록 제2영역에 파묻히도록 산화규소층(26)을 형성하는 단계; c) 상기한 측면과 수평인 산화규소층(26)을 제거하는 단계; d) 제1영역(20)과 제2영역(22) 위에, 그리고, 전이 측면 위에 실리콘층(32)을 에피택싱(epitaxying)하는 단계; 및 e) 에피택셜 층(32)을 산화규소층(26)에 이르기까지 레벨링하는 단계를 포함하는 것을 특징으로 한다.

Description

트랜지스터 제조용 절연체 상의 실리콘(SOI) 타입 기판 및 상기한 기판의 제조 공정
본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음
제8도는 제7도의 기판 표면을 환원시키는 단걔를 도시한 단면도이다.

Claims (11)

  1. 트랜지스터 제조용 절연체 상의 실리콘(silicon on insulator : SOI) 타입기판 제조 공정에 있어서, 상기한 공정은 하기의 단계; a) 제1영역(20)과, 제1영역(20)에 대해 함몰된 영역을 이루는 적어도 하나의 제2영역(22)을 형성하기 위해 실리콘 기판(10)의 표면을 성형하는 단계; b) 상기한 제1영역(20)과 제2영역(22)에 산화규소층(26)을 형성하는 단계로서, 상기 산화규소층이 제1영역에서의 산화규소층의 두께보다 더 깊게, 그리고, 제1영역과 제2영역 사이의 적어도 하나의 전이 측면과 실질적으로 수평이 되도록 제2영역에 파묻히도록 산화규소층(26)을 형성하는 단계; c) 제1영역과 제2영역 사이의 전이 측면(30)과 수평인 산화규소층(26)을 제거하는 단계; d) 제1영역(20)과 제2영역(22) 위에, 그리고, 상기 영역들 사이의 전이측면(30) 위에 실리콘층(32)을 에피택싱(epitaxying)하는 단계; 및 e) 제1영역과 제2영역에서의 에피택셜 실리콘층(32)을 제1영역(20)의 산화규소층(26)에 이르기까지 레벨링하는 단계를 포함함을 특징으로 하는 트랜지스터 제조용 절연체상의 실리콘 타입의 기판을 제조하는 공정.
  2. 제1항에 있어서, 단계 b)에서, 산화규소층(26)은 제1영역과 제2영역에서 실질적으로 동일한 깊이로 파묻히도록 형성됨을 특징으로 하는 공정.
  3. 제1항에 있어서, 단계 e) 이후에 f) 기판 표면을 정제하고 산화시키는 단계; 및 g) 제2영역(22)에서 표면을 부분 환원시키는 단계를 더 포함함을 특징으로 하는 공정.
  4. 제3항에 있어서, 상기한 단계 f)와 단계 e) 사이에, 제1영역(20)에서의 산화규소층(26) 바로 밑에, 그리고, 제2영역(22)의 산화규소층(26) 위에 도핑 불순물(doping impruities)을 첨가하는 것을 특징으로 하는 공정.
  5. 제1항에 있어서, 기판의 표면을 성형하는 단계 a)는, -기판 표면 전체에 산화규소층(12)을 형성하는 단계; -제1영역(20)에서의 산화규소층(12)을 덮는 질화규소층(14)을 형성하는 단계; -두꺼운 산화규소 블록(16)을 형성하기 위해 제2영역을 편재-산화시키는 단계; 및 -질화규소층(14); 산화규소층(12) 및 산화규소블록(16)을 제거하는 단계를 포함함을 특징으로 하는 공정.
  6. 제1항에 있어서, 단계 b)에서 파묻힌 산화규소층(26)을 형성하는 것은 기판표면을 통해 산소 이온을 첨가하고 기판을 어닐링(annealing)하는 것을 포함함을 특징으로 하는 공정.
  7. 제6항에 있어서, 산소 이온을 첨가하기 전에, 산화에 의해 기판의 표면에 미세한 산화규소층(24)이 형성되고, 상기한 층은 공정의 단계 c) 에서 제거됨을 특징으로 하는 공정.
  8. 제6항에 있어서, 제1영역(20)과 제2영역(22)에서 소정의 깊이로 산화규소층(26)이 형성되도록 첨가된 이온의 에너지 선량을 조정하고, 전이 측면(30)과 실질적으로 수평으로 산화규소층이 형성되도록 기판 표면에 대한 첨가 각도를 조정함을 특징으로 하는 공정.
  9. 제1항에 있어서, 기판은 에피택시 단계 d)에 이전에 어닐링됨을 특징으로 하는 공정.
  10. 제1항에 있어서, 단계 d)의 에피택시는 850 내지 1300℃사이의 온도에서 실시됨을 특징으로 하는 공정.
  11. 제1영역(20)에서의 고체 실리콘 부품(10)을 덮는 표면 산화규소층(26)과, 제1영역(20)으로 둘러싸인 적어도 하나의 제2영역(22)에서 산화규소층(26)에 의해 고체 실리콘 부품으로부터 분리된 실리콘 표면층(27,32)을 포함하며, 상기한 기판은 제2영역(22)의 실리콘 표면층(27,32)과 제1영역(20)의 고체 실리콘 부품(10)을 전기적으로 접속하는 적어도 하나의 접촉편(contactpiece)(39)을 구비하고 있으며, 상기한 접촉편(39)은 제2영역(32)의 파묻힌 산화규소층(26)과 제1영역의 표면 산화규소층(26)과의 사이에 위치함을 특징으로 하는 트랜지스터 제조용 기판.
    ※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.
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