KR970063741A - 반도체 메모리 디바이스 및 이의 제조 방법 - Google Patents

반도체 메모리 디바이스 및 이의 제조 방법 Download PDF

Info

Publication number
KR970063741A
KR970063741A KR1019960029677A KR19960029677A KR970063741A KR 970063741 A KR970063741 A KR 970063741A KR 1019960029677 A KR1019960029677 A KR 1019960029677A KR 19960029677 A KR19960029677 A KR 19960029677A KR 970063741 A KR970063741 A KR 970063741A
Authority
KR
South Korea
Prior art keywords
storage node
node electrode
memory device
electrode
semiconductor memory
Prior art date
Application number
KR1019960029677A
Other languages
English (en)
Other versions
KR100227174B1 (ko
Inventor
주니치 쯔찌모토
기요시 모리
Original Assignee
기따오까 다까시
미쯔비시 덴끼 가부시끼가이사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 기따오까 다까시, 미쯔비시 덴끼 가부시끼가이사 filed Critical 기따오까 다까시
Publication of KR970063741A publication Critical patent/KR970063741A/ko
Application granted granted Critical
Publication of KR100227174B1 publication Critical patent/KR100227174B1/ko

Links

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L28/00—Passive two-terminal components without a potential-jump or surface barrier for integrated circuits; Details thereof; Multistep manufacturing processes therefor
    • H01L28/40—Capacitors
    • H01L28/60—Electrodes
    • H01L28/82—Electrodes with an enlarged surface, e.g. formed by texturisation
    • H01L28/84—Electrodes with an enlarged surface, e.g. formed by texturisation being a rough surface, e.g. using hemispherical grains

Abstract

도우프된 비정질 실리콘으로 형성된 저장 노드 전극(4)이 실리콘 기판(2)에 제공된다. PH3를 포함하는 가스 분위기 하에서 저장 노드 전극을 어닐링함으로써 저장노드 전극의 표면에 실리콘 결정 그레인(4a)이 형성된다. 실리콘 결정 그레인(4a)을 포함하는 저장 노드 전극(7)의 표면을 덮도록 커패시터 절연막(6) 및 셀 플레이트 전극(7)이 형성된다. 이에 따라 큰 실리콘 결정 그레인이 저장 노드 전극의 표면에 제공되며, 결과적으로 커패시터의 커패시턴스를 증가시킨다.

Description

반도체 메모리 디바이스 및 이의 제조 방법
본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음
제4도는 본 발명의 한 실시예에 따른 반도체 메모리 디바이스를 제조하는 방법의 제1단계 내지 제6단계에서의 반도체 메모리 디바이스의 단면도.

Claims (10)

  1. 반도체 메모리 디바이스에 있어서, 반도체 기판; 상기 반도체기 기판 상에 제공되며, 실리콘 결정 그레인이 표면에 일체로 형성되어 있는 저장 노드 전극; 상기 실리콘 결정 그레인을 포함하는 상기 저장 노드 전극의 외면을 덮기 위해서 상기 반도체 기판 상에 제공된 커패시터 절연막; 및 상기 커패시터 절연막을 사이에 두고 상기 저장 노드 전극을 덮는 셀 플레이트 전극을 포함하며, 상기 저장 노드 전극에는 인이 도우프되어 있으며, 상기 인의 농도는 상기 저장 노드 전극의 표면으로부터 내부로 갈수록 계속적으로 감소하는 것을 특징으로 하는 반도체 메모리 디바이스.
  2. 반도체 메모리 디바이스에 있어서, 반도체 기판; 상기 반도체 기판 상에 제공되며, 실리콘 결정 그레인이 표면에 일체로 형성되어 있는 저장 노드 전극; 상기 실리콘 결정 그레인을 포함하는 상기 저장 노드 전극의 외면을 덮기 위해 상기 반도체 기판 상에 제공된 커패시터 절연막; 및 상기 커패시터 절연막을 사이에 두고 상기 저장 노드 전극을 덮는 셀 플레이트 전극을 포함하며, 상기 저장 노드 전극의 내부에는 비소가 도우프되어 있는 것을 특징으로 하는 반도체 메모리 디바이스.
  3. 제2항에 있어서, 상기 비소의 농도는 상기 저장 노드의 전극의 표면으로부터 내부로 갈수록 계속적으로 감소하는 것을 특징으로 하는 반도체 메모리 디바이스.
  4. 제1항에 있어서, 상기 실리콘 결정 그레인의 높이는 700－800A인 것을 특징으로 하는 반도체 메모리 디바이스.
  5. 반도체 메모리 디바이스 제조 방법에 있어서, 도우프된 비정질의 실리콘의 저장 노드 전극을 실리콘 기판상에 형성하는 단계; 상기 저장 노드 전극을 PH3를 포함하는 가스 분위기 하에서 어닐링하여, 상기 저장 노드전극의 표면에 실리콘 결정 그레인을 형성하는 단계; 상기 저장 노드 전극의 표면을 커패시터 절연막으로 덮는 단계; 및 상기 커패시터 절연막을 사이에 두고 상기 저장 노드 전극의 표면을 덮기 위해 상기 반도체 기판상에 셀 플레이트 전극을 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 디바이스 제조 방법.
  6. 제5항에 있어서, 상기 어닐링 단계는 수소화 실리콘을 더 포함하는 상기 가스 분위기 하에서 이행되는 것을 특징으로 하는 반도체 메모리 디바이스 제조 방법.
  7. 반도체 메모리 디바이스 제조 방법에 있어서, 도우프된 비정질 실리콘의 저장 노드 전극을 실리콘 기판상에 형성하는 단계; 상기 저장 노드 전극을 수소화 실리콘을 포함하는 가스 분위기 하에서 어닐링하고 이어서 PH3를 포함하는 가스 분위기 하에서 상기 저장 노드 전극을 어닐링하여, 상기 저장 노드 전극의 표면에 실리콘 결정 그레인을 형성하는 단계; 상기 저장 노드 전극의 표면을 커패시터 절연막으로 덮는 단계; 및 상기 커패시터 절연막을 사이에 두고 상기 저장 노드 전극의 표면을 덮기 위해 상기 반도체 기판 상에 셀 플레이트 전극을 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 메모리 디바이스 제조 방법.
  8. 제6항에 있어서, 상기 수소화 실리콘은 SiH4,Si2H6, 및 SiH2Cl|2을 포함하는 그룹으로부터 선택되는 것을 특징으로 하는 반도체 메모리 디바이스 제조 방법.
  9. 제5항에 있어서, PH3를 포함하는 상기 가스 분위기는 다음의 그룹 (a) 단일 PH3가스 분위기 (b) PH3및 질소의 가스 분위기, 및 (c) PH3및 수소의 가스 분위기로부터 선택되는 것을 특징으로 하는 반도체 메모리 디바이스 제조 방법.
  10. 반도체 메모리 디바이스 제조 방법에 있어서, 도우프된 비정질 실리콘의 저장 노드 전극을 실리콘 기판상에 형성하는 단계; AsH3를 포함하는 가스 분위기 하에서 상기 저장 노드 전극을 어닐링하여, 상기 저장 노드 전극의 표면에 실리콘 결정 그레인을 형성하는 단계; 상기 저장 노드 전극의 표면을 커패시터 절연막으로 덮는 단계; 및 상기 커패시터 절연막을 사이에 두고 상기 저장 노드 전극의 표면을 덮기 위해 상기 반도체 기판상에 셀 플레이트 전극을 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 메모리 디바이스 제조 방법.
    ※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.
KR1019960029677A 1996-02-21 1996-07-23 반도체 메모리 디바이스 및 이의 제조 방법 KR100227174B1 (ko)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JP8033691A JPH09232529A (ja) 1996-02-21 1996-02-21 半導体記憶装置およびその製造方法
JP96-033691 1996-02-21

Publications (2)

Publication Number Publication Date
KR970063741A true KR970063741A (ko) 1997-09-12
KR100227174B1 KR100227174B1 (ko) 1999-10-15

Family

ID=12393455

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1019960029677A KR100227174B1 (ko) 1996-02-21 1996-07-23 반도체 메모리 디바이스 및 이의 제조 방법

Country Status (3)

Country Link
US (2) US5723887A (ko)
JP (1) JPH09232529A (ko)
KR (1) KR100227174B1 (ko)

Families Citing this family (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5639685A (en) * 1995-10-06 1997-06-17 Micron Technology, Inc. Semiconductor processing method of providing a conductively doped layer of hemispherical grain polysilicon
US6218260B1 (en) * 1997-04-22 2001-04-17 Samsung Electronics Co., Ltd. Methods of forming integrated circuit capacitors having improved electrode and dielectric layer characteristics and capacitors formed thereby
JP3191757B2 (ja) * 1998-02-03 2001-07-23 日本電気株式会社 半導体装置の製造方法
KR100541513B1 (ko) * 1998-09-08 2006-03-09 삼성전자주식회사 반도체소자의 커패시터 제조방법
JP3706811B2 (ja) * 2000-06-14 2005-10-19 株式会社日立国際電気 半導体装置の製造方法、基板処理方法、及び半導体製造装置
KR100713901B1 (ko) * 2001-06-27 2007-05-07 주식회사 하이닉스반도체 반도체 소자의 캐패시터 제조 방법

Family Cites Families (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4826779A (en) * 1986-10-24 1989-05-02 Teledyne Industries, Inc. Integrated capacitor and method of fabricating same
JPH03139882A (ja) * 1989-10-26 1991-06-14 Oki Electric Ind Co Ltd 半導体記憶装置の製造方法
US5623243A (en) * 1990-03-20 1997-04-22 Nec Corporation Semiconductor device having polycrystalline silicon layer with uneven surface defined by hemispherical or mushroom like shape silicon grain
JP3019357B2 (ja) * 1990-04-10 2000-03-13 ミノルタ株式会社 複写機管理装置
US5612558A (en) * 1995-11-15 1997-03-18 Micron Technology, Inc. Hemispherical grained silicon on refractory metal nitride

Also Published As

Publication number Publication date
JPH09232529A (ja) 1997-09-05
KR100227174B1 (ko) 1999-10-15
US5888878A (en) 1999-03-30
US5723887A (en) 1998-03-03

Similar Documents

Publication Publication Date Title
US5885869A (en) Method for uniformly doping hemispherical grain polycrystalline silicon
US20030104672A1 (en) Method and structure for reducing leakage current in capacitors
KR910010751A (ko) Dram 셀용 커패시터
KR970030370A (ko) 티탄실리사이드층을 거쳐서 반도체영역과 전기배선용 금속을 접속하는 반도체집적회로 장치 및 그 제조방법
KR960036154A (ko) 강유전성 캐패시터
KR900019234A (ko) 반도체기억장치
KR970063741A (ko) 반도체 메모리 디바이스 및 이의 제조 방법
KR960030420A (ko) 누적 전극의 표면을 러프닝함으로써 커패시턴스가 증가된 커패시터를 갖는 반도체 장치 제조 방법
US5885867A (en) Methods of forming hemispherical grained silicon layers including anti-nucleation gases
ATE209818T1 (de) Speichervorrichtung und herstellungsverfahren
US20060246658A1 (en) A capacitor electrode having an interface layer of different chemical composition formed on a bulk layer
KR970072428A (ko) 반도체장치 및 그 제조방법
KR920010910A (ko) 수직구조의 바이폴라 d램 셀과 그의 제조방법
KR920017257A (ko) 불휘발성 반도체 기억장치 및 그 제조방법
KR940012609A (ko) 디램셀의 저장전극 제조방법
KR100452637B1 (ko) 반도체 소자의 캐패시터 형성 방법
KR960019709A (ko) 반도체 소자의 전하저장전극 형성 방법
KR100249917B1 (ko) Dram셀의 커패시터의 제조방법
TW371353B (en) Method of producing MOS resistor and capacitor bottom electrode
KR970018042A (ko) 반구형 그레인을 갖는 다결정 실리콘을 이용한 콘텍트 제조 방법
US5913128A (en) Method for forming texturized polysilicon
TW364175B (en) A method for fabricating semiconductor component
KR950021117A (ko) 반도체 소자의 전하저장전극 형성방법
KR970077652A (ko) 반도체장치의 커패시터 제조방법
KR980006306A (ko) 반도체장치의 커패시터 형성방법

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20080721

Year of fee payment: 10

LAPS Lapse due to unpaid annual fee